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Rating Catalog Operating temperature range (°C) -40 to 105
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VQFN (RGC) 64 81 mm² 9 x 9
  • 基于 BAW VCO 的超低抖动无线时钟
    • 频率为 491.52MHz 时 RMS 抖动典型值为 42fs/最大值为 60fs
    • 频率为 245.76MHz 时 RMS 抖动典型值为 47fs/最大值为 65fs
  • 三个高性能数字锁相环 (DPLL) 与模拟锁相环 (APLL) 配对

    • 可编程 DPLL 环路带宽范围为 1mHz 至 4kHz
    • DCO 频率调节步长 < 1ppt
  • 四个差分或单端 DPLL 输入
    • 1Hz (1PPS) 至 800MHz 输入频率
    • 数字保持和无中断切换
  • 14 个采用可编程 HSDS/LVPECL、LVDS 和 HSCL 输出格式的差分输出
    • 当在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 个 LVCMOS 频率输出以及 12 个差分输出时,最多总共 18 个频率输出
    • 支持可编程摆幅和共模的 1Hz (1PPS) 至 1250MHz 输出频率
    • 符合 PCIe 第 1 代到第 6 代标准
  • I2C 三线制 SPI 接口或四线制 SPI 接口
  • 环境工作温度:–40°C 至 85°C
  • 基于 BAW VCO 的超低抖动无线时钟
    • 频率为 491.52MHz 时 RMS 抖动典型值为 42fs/最大值为 60fs
    • 频率为 245.76MHz 时 RMS 抖动典型值为 47fs/最大值为 65fs
  • 三个高性能数字锁相环 (DPLL) 与模拟锁相环 (APLL) 配对

    • 可编程 DPLL 环路带宽范围为 1mHz 至 4kHz
    • DCO 频率调节步长 < 1ppt
  • 四个差分或单端 DPLL 输入
    • 1Hz (1PPS) 至 800MHz 输入频率
    • 数字保持和无中断切换
  • 14 个采用可编程 HSDS/LVPECL、LVDS 和 HSCL 输出格式的差分输出
    • 当在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 个 LVCMOS 频率输出以及 12 个差分输出时,最多总共 18 个频率输出
    • 支持可编程摆幅和共模的 1Hz (1PPS) 至 1250MHz 输出频率
    • 符合 PCIe 第 1 代到第 6 代标准
  • I2C 三线制 SPI 接口或四线制 SPI 接口
  • 环境工作温度:–40°C 至 85°C

LMK5C33414AS1 是一款高性能网络同步器和抖动清除器,旨在满足无线通信和基础设施应用的严格要求。

LMK5C33414AS1 是一款捆绑有软件支持的器件,可实现与主基准时钟源的 IEEE-1588 PTP 同步。如需更多信息,请联系 TI。

该网络同步器集成了三个 DPLL,可通过可编程环路带宽提供无中断切换和抖动衰减功能,无需外部环路滤波器,更大限度地提升了灵活性和易用性。每个 DPLL 相位将配对的 APLL 锁定到基准输入。

APLL3 具有采用 TI 专有体声波 (BAW) 技术的超高性能 PLL,可在 491.52MHz 频率下生成具有 42fs(典型值)/60fs(最大值)RMS 抖动的输出时钟,而不受 DPLL 基准输入的频率和抖动特性的影响。APLL2 和 APLL1 提供用于第二或第三频率域和/或同步域的选项。

基准验证电路可监控 DPLL 参考时钟,并在检测到切换事件时在时钟间执行无中断切换。可以启用零延迟模式 (ZDM) 和相位抵消,控制从输入到输出的相位关系。

该器件可通过 I2C 或 SPI 接口进行全面编程。板载 EEPROM 可用于自定义系统启动时钟。该器件还具有出厂默认的 ROM 配置文件作为备用选项。

LMK5C33414AS1 是一款高性能网络同步器和抖动清除器,旨在满足无线通信和基础设施应用的严格要求。

LMK5C33414AS1 是一款捆绑有软件支持的器件,可实现与主基准时钟源的 IEEE-1588 PTP 同步。如需更多信息,请联系 TI。

该网络同步器集成了三个 DPLL,可通过可编程环路带宽提供无中断切换和抖动衰减功能,无需外部环路滤波器,更大限度地提升了灵活性和易用性。每个 DPLL 相位将配对的 APLL 锁定到基准输入。

APLL3 具有采用 TI 专有体声波 (BAW) 技术的超高性能 PLL,可在 491.52MHz 频率下生成具有 42fs(典型值)/60fs(最大值)RMS 抖动的输出时钟,而不受 DPLL 基准输入的频率和抖动特性的影响。APLL2 和 APLL1 提供用于第二或第三频率域和/或同步域的选项。

基准验证电路可监控 DPLL 参考时钟,并在检测到切换事件时在时钟间执行无中断切换。可以启用零延迟模式 (ZDM) 和相位抵消,控制从输入到输出的相位关系。

该器件可通过 I2C 或 SPI 接口进行全面编程。板载 EEPROM 可用于自定义系统启动时钟。该器件还具有出厂默认的 ROM 配置文件作为备用选项。

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* 数据表 LMK5C33414AS1 适用于无线通信且具有 JED204B/JED204C 和 BAW VCO 的网络同步器 数据表 PDF | HTML 英语版 PDF | HTML 2023年 12月 18日

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PSPICE-FOR-TI — 适用于 TI 设计和模拟工具的 PSpice®

PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用,包括业内超大的模型库之一,涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

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  • 制造厂地点
  • 封装厂地点

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