ZHCACD6A February   2023  – December 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1

 

  1.   1
  2.    AM62Ax/AM62Px LPDDR4 电路板设计和布局布线指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK0 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
    16. 2.16 数据总线反转
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 系统级仿真
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 眼图质量
        2. 3.5.3.2 延迟报告
        3. 3.5.3.3 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4附录：SOC 封装延迟
  8. 5参考资料
  9. 6修订历史记录

6 修订历史记录

All Revision History Changes Intro HTMLFebruary 1, 2023 to December 13, 2023 (from Revision (February 2023)to RevisionA (December 2023))

  • 通篇添加了 AM62Px 器件Go
  • 更新了整个文档中的表格、图和交叉参考的编号格式Go
  • 对节 1.4.1进行了更新。Go
  • 重新排列了表 2-1 中的行顺序并向该表添加了“2 通道，2 芯片，2 列”行Go
  • 在每张图中为 RESET_n 添加了 10k 下拉电阻，RESET_n 没有长度匹配要求，删除了 ODT_CA_B 并修复了图 2-3 中与 DQ[7:0] 缺失的连接Go
  • 对节 2.12进行了更新。Go
  • 放宽了偏差限制，偏差考虑 SOC 封装延迟（请参阅附录）和 PCB 延迟，必须执行仿真来检查延迟和偏差，阐明和重新排列了表 2-6 中的注释Go
  • 放宽了偏差限制，偏差考虑 SOC 封装延迟（请参阅附录）和 PCB 延迟，必须执行仿真来检查延迟和偏差，阐明和重新排列了表 2-7 中的注释Go
  • 对节 3.3进行了更新。Go
  • 对节 3.5进行了更新。Go
  • 删除了“波形质量”部分（回铃裕量）Go
  • 对节 3.5.3.1进行了更新。Go
  • 将表 3-3 中的 LPDDR4-3733 读取眼图模板 VdlVW 更正为 140mVGo
  • 向表 3-6 添加了 AM62Px SK EVM 堆叠Go
  • 更正了表 3-11 中的阻抗不匹配计算Go
  • 删除了高/低电平下的最小回铃裕量 (JEDEC)Go
  • 添加了节 4 Go