2 控制器模式

对于基于 I²S 的数字音频通信协议，控制器器件生成以下时钟：位时钟 (BCLK) 和字时钟 (WCLK)（或帧同步，FSYNC）。另一方面，目标器件从外部器件接收以下时钟：BCLK 和 WCLK（或 FSYNC）。在许多应用中，在将 TLV320ADCx120 和 PCMx120-Q1 作为目标器件时，具有高级数字音频接口的主机处理器可以充当音频总线控制器。然而，在以下情况下，将音频 ADC 作为音频总线控制器很有优势：

• 主处理器或 DSP 无法输出或生成标准音频时钟。标准音频时钟是生成所需音频串行接口 (ASI) FSYNC 和 BCLK 时钟的采样率的整数倍。在这种情况下，外部 PLL 倍频器生成适当的音频时钟。
• 轻松同步多个 TLV320ADCx120 和 PCMx120-Q1 器件，以便跨所有通道和器件同时录制。在这种情况下，将一个 TLV320ADCx120 或 PCMx120-Q1 器件配置为控制器，以生成低抖动 ASI 时钟。
• 主机没有灵活的 ASI 总线来生成系统所需的音频时钟，但当配置为目标器件时，允许将上述这些时钟作为输入。

以下各节描述了将器件配置为音频总线控制器所需的模式、输入参数或寄存器设置。