ZHCSRR6C November   2023  – May 2024 LMKDB1108 , LMKDB1120

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议工作条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 SMBus 时序要求
    7. 6.7 SBI 时序要求
    8. 6.8 时序图
    9. 6.9 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 输入特性
        1. 8.3.1.1 在器件断电时运行输入时钟
        2. 8.3.1.2 失效防护输入
        3. 8.3.1.3 输入配置
          1. 8.3.1.3.1 用于时钟输入的内部端接
          2. 8.3.1.3.2 交流耦合或直流耦合时钟输入
      2. 8.3.2 灵活的电源序列
        1. 8.3.2.1 PWRDN# 置为有效和置为无效
        2. 8.3.2.2 OE# 置为有效和置为无效
        3. 8.3.2.3 PWRGD 置为有效
        4. 8.3.2.4 器件电源关闭时的时钟输入和 PWRGD/PWRDN# 行为
      3. 8.3.3 LOS 和 OE
        1. 8.3.3.1 LMKDB1120 的附加 OE# 引脚和向后兼容性
        2. 8.3.3.2 同步 OE
        3. 8.3.3.3 OE 控制
        4. 8.3.3.4 自动输出禁用
        5. 8.3.3.5 LOS 检测
      4. 8.3.4 输出特性
        1. 8.3.4.1 双端接
        2. 8.3.4.2 可编程输出压摆率
        3. 8.3.4.3 可编程输出摆幅
        4. 8.3.4.4 准确的输出阻抗
        5. 8.3.4.5 可编程输出阻抗
    4. 8.4 器件功能模式
      1. 8.4.1 SMBus 模式
      2. 8.4.2 SBI 模式
      3. 8.4.3 引脚模式
  10. 9 寄存器映射
    1. 9.1 LMKDB1120 寄存器
    2. 9.2 LMKDB1108 寄存器
    3. 9.3 LMKDB1204 寄存器
  11. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 设计要求
      2. 10.2.2 详细设计过程
      3. 10.2.3 应用曲线
    3. 10.3 电源相关建议
    4. 10.4 布局
      1. 10.4.1 布局指南
      2. 10.4.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5 引脚配置和功能



图 5-1 LMKDB1120 NPP 封装，80 引脚 TLGA（顶视图）
表 5-1 LMKDB1120 引脚功能
引脚 类型(1) 说明
名称 编号
CLKIN_P G1 I 差分时钟输入。
CLKIN_N H1 I
CLK0_P J1 O LP-HCSL 差分时钟输出 0。如果未使用，则不连接。
CLK0_N K1 O
CLK1_P L1 O LP-HCSL 差分时钟输出 1。如果未使用，则不连接。
CLK1_N M1 O
CLK2_P M2 O LP-HCSL 差分时钟输出 2。如果未使用，则不连接。
CLK2_N M3 O
CLK3_P M4 O LP-HCSL 差分时钟输出 3。如果未使用，则不连接。
CLK3_N M5 O
CLK4_P M7 O LP-HCSL 差分时钟输出 4。如果未使用，则不连接。
CLK4_N M8 O
CLK5_P M9 O LP-HCSL 差分时钟输出 5。如果未使用，则不连接。
CLK5_N M10 O
CLK6_P M11 O LP-HCSL 差分时钟输出 6。如果未使用，则不连接。
CLK6_N M12 O
CLK7_P L12 O LP-HCSL 差分时钟输出 7。如果未使用，则不连接。
CLK7_N K12 O
CLK8_P J12 O LP-HCSL 差分时钟输出 8。如果未使用，则不连接。
CLK8_N H12 O
CLK9_P G12 O LP-HCSL 差分时钟输出 9。如果未使用，则不连接。
CLK9_N F12 O
CLK10_P D12 O LP-HCSL 差分时钟输出 10。如果未使用，则不连接。
CLK10_N C12 O
CLK11_P B12 O LP-HCSL 差分时钟输出 11。如果未使用，则不连接。
CLK11_N A12 O
CLK12_P A11 O LP-HCSL 差分时钟输出 12。如果未使用，则不连接。
CLK12_N A10 O
CLK13_P A9 O LP-HCSL 差分时钟输出 13。如果未使用，则不连接。
CLK13_N A8 O
CLK14_P A7 O LP-HCSL 差分时钟输出 14。如果未使用，则不连接。
CLK14_N A6 O
CLK15_P A5 O LP-HCSL 差分时钟输出 15。如果未使用，则不连接。
CLK15_N A4 O
CLK16_P A3 O LP-HCSL 差分时钟输出 16。如果未使用，则不连接。
CLK16_N A2 O
CLK17_P A1 O LP-HCSL 差分时钟输出 17。如果未使用，则不连接。
CLK17_N B1 O
CLK18_P C1 O LP-HCSL 差分时钟输出 18。如果未使用，则不连接。
CLK18_N D1 O
CLK19_P E1 O LP-HCSL 差分时钟输出 19。如果未使用，则不连接。
CLK19_N F1 O
DAP GND G 地。散热焊盘
LOS#/NC G11 O 输入时钟信号丢失低电平有效/无连接。开漏。需要外部上拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
  • 低电平 = 输入时钟无效。
  • 高电平 = 输入时钟有效。
NC F2 NC 无连接
NC F11 NC 无连接
NC G2 NC 无连接
NC L7 NC 无连接
SBI_OUT/NC C2 O SBI 数据输出/无连接。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
SMB_DATA L4 I/O SMBus 数据。需要外部上拉电阻。如果未使用，则不连接。
SMB_CLK L5 I SMBus 时钟。需要外部上拉电阻。如果未使用，则不连接。
VDDA H2 P 模拟电源。建议进行额外的电源滤波。详情请参见电源相关建议。
VDD B2 P 电源。
VDD B6 P 电源。
VDD B11 P 电源。
VDD L2 P 电源。
VDD L11 P 电源。
vOE0#/NC J2 I CLK0 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE1#/NC K2 I CLK1 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE2#/NC L3 I CLK2 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE3#/NC L6 I CLK3 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE4#/NC L9 I CLK4 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE5#/SBI_IN L8 I CLK5 低电平有效/SBI 数据输入的输出使能。内部下拉电阻。功能由上电时引脚 E2 (SBI_EN) 的状态决定。如果未使用，则不连接。
vOE6#/SBI_CLK L10 I CLK6 低电平有效/SBI 时钟的输出使能。内部下拉电阻。功能由上电时引脚 E2 (SBI_EN) 的状态决定。内部下拉电阻。如果未使用，则不连接。
vOE7# K11 I CLK7 低电平有效的输出使能。内部下拉电阻。如果未使用，则不连接。
vOE8# H11 I CLK8 低电平有效的输出使能。内部下拉电阻。如果未使用，则不连接。
vOE9# E12 I CLK9 低电平有效的输出使能。内部下拉电阻。如果未使用，则不连接。
vOE10#/SHFT_LD# E11 I CLK10 低电平有效/SBI 移位寄存器负载低电平有效的输出使能。内部下拉电阻。功能由上电时引脚 E2 (SBI_EN) 的状态决定。如果未使用，则不连接。
vOE11# C11 I CLK11 低电平有效的输出使能。内部下拉电阻。如果未使用，则不连接。
vOE12# B10 I CLK12 低电平有效的输出使能。内部下拉电阻。如果未使用，则不连接。
vOE13#/NC B9 I CLK13 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE14#/NC B7 I CLK14 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE15#/NC B5 I CLK15 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE16#/NC B3 I CLK16 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE17#/NC D2 I CLK17 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE18#/NC D11 I CLK18 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vOE19#/NC J11 I CLK19 低电平有效/无连接的输出使能。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vPWRGD/PWRDN# M6 I 电源正常/断电低电平有效。多功能输入引脚。内部下拉电阻。
  • 在第一次从低电平转换到高电平时，用作电源正常引脚以启动器件
  • 在随后的低电平/高电平转换中，用作断电低电平有效引脚，控制器件进入或退出断电模式。
    • 低电平 = 断电模式
    • 高电平 = 正常运行模式
vSBI_EN E2 I SBI 使能。内部下拉电阻。上电后请勿更改该引脚的状态。
  • 上电时为低电平 = 禁用 SBI 接口。引脚 L8、L10、E11 用作 OE 引脚。
  • 上电时为高电平 = 启用 SBI 接口。引脚 L8、L10、E11 用作 SBI 接口引脚。SMBus 和其他 OE 引脚保持正常工作。
^vSADR1_tri B8 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
^vSADR0_tri B4 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接
图 5-2 LMKDB1108 RKP 封装，40 引脚 VQFN（顶视图）

表 5-2 LMKDB1108 引脚功能
引脚 类型(1) 说明
名称 编号
CLKIN_P 8 I 差分时钟输入。
CLKIN_N 9 I
CLK0_P 15 O LP-HCSL 差分时钟输出 0。如果未使用，则不连接。
CLK0_N 16 O
CLK1_P 17 O LP-HCSL 差分时钟输出 1。如果未使用，则不连接。
CLK1_N 18 O
CLK2_P 22 O LP-HCSL 差分时钟输出 2。如果未使用，则不连接。
CLK2_N 23 O
CLK3_P 24 O LP-HCSL 差分时钟输出 3。如果未使用，则不连接。
CLK3_N 25 O
CLK4_P 28 O LP-HCSL 差分时钟输出 4。如果未使用，则不连接。
CLK4_N 29 O
CLK5_P 31 O LP-HCSL 差分时钟输出 5。如果未使用，则不连接。
CLK5_N 32 O
CLK6_P 35 O LP-HCSL 差分时钟输出 6。如果未使用，则不连接。
CLK6_N 36 O
CLK7_P 38 O LP-HCSL 差分时钟输出 7。如果未使用，则不连接。
CLK7_N 39 O
vPWRGD/PWRDN# 12 I 电源正常/断电低电平有效。多功能输入引脚。内部下拉电阻。
  • 在第一次从低电平转换到高电平时，用作电源正常引脚以启动器件
  • 在随后的低电平/高电平转换中，用作断电低电平有效引脚，控制器件进入或退出断电模式。
    • 低电平 = 断电模式
    • 高电平 = 正常运行模式
vOE0#/SHFT_LD# 14 I CLK0 低电平有效/SBI 移位寄存器负载低电平有效的输出使能。内部下拉电阻。功能由上电时引脚 11 (SBI_EN) 的状态决定。如果未使用，则不连接。
vOE1#/SBI_IN 19 I CLK1 低电平有效/SBI 数据输入的输出使能。内部下拉电阻。功能由上电时引脚 11 (SBI_EN) 的状态决定。如果未使用，则不连接。
vOE2# 21 I CLK2 低电平有效的输出使能。内部下拉电阻。如果未使用，则不连接。
vOE3# 27 I CLK3 低电平有效的输出使能。内部下拉电阻。如果未使用，则不连接。
vOE4#/SBI_CLK 30 I CLK4 低电平有效/SBI 时钟的输出使能。内部下拉电阻。功能由上电时引脚 11 (SBI_EN) 的状态决定。内部下拉电阻。如果未使用，则不连接。
vOE5# 33 I CLK5 低电平有效的输出使能。内部下拉电阻。如果未使用，则不连接。
vOE6#/SBI_OUT 34 I 或 O CLK6 低电平有效/SBI 数据输出的输出使能。功能由上电时引脚 11 (SBI_EN) 的状态决定。内部下拉电阻。如果未使用，则不连接。
vOE7# 40 I CLK7 低电平有效的输出使能。内部下拉电阻。如果未使用，则不连接。
vSBI_EN 11 I SBI 使能。内部下拉电阻。上电后请勿更改该引脚的状态。
  • 上电时为低电平 = 禁用 SBI 接口。引脚 14、19、30、34 用作 OE 引脚。
  • 上电时为高电平 = 启用 SBI 接口。引脚 14、19、30、34 用作 SBI 接口引脚。SMBus 和其他 OE 引脚保持正常工作。
SMB_DATA 5 I/O SMBus 数据。需要外部上拉电阻。如果未使用，则不连接。
SMB_CLK 6 I SMBus 时钟。需要外部上拉电阻。如果未使用，则不连接。
^vSADR1_tri 3 I SMBus 地址 3 电平输入引脚。这两个引脚从 9 个 SMBus 地址中选择 1 个。
^vSADR0_tri 4 I SMBus 地址 3 电平输入引脚。这两个引脚从 9 个 SMBus 地址中选择 1 个。
^SLEWRATE_SEL 2 I 输出时钟的压摆率选择。内部上拉电阻。
  • 低电平 = 慢速压摆率
  • 高电平 = 快速压摆率
LOS# 1 O 输入时钟信号丢失低电平有效。开漏。需要外部上拉电阻。
  • 低电平 = 输入时钟无效。
  • 高电平 = 输入时钟有效。
VDD 7 P 电源。
VDD 13 P 电源。
VDD 20 P 电源。
VDD 26 P 电源。
VDD 37 P 电源。
VDDA 10 P 模拟电源。建议进行额外的电源滤波。详情请参见电源相关建议。
DAP GND G 地。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接
图 5-3 LMKDB1204 4mm x 4mm 28 引脚 QFN
表 5-3 LMKDB1204 引脚功能
引脚 类型(1) 说明
名称 编号
CLKIN0_P 2 I 差分时钟输入 0
CLKIN0_N 3 I
CLKIN1_P 5 I 差分时钟输入 1
CLKIN1_N 6 I
CLK3_P 10 O LP-HCSL 差分时钟输出 3。输出组 1。
CLK3_N 11 O
CLK2_P 13 O LP-HCSL 差分时钟输出 2。输出组 1。
CLK2_N 14 O
CLK1_P 20 O LP-HCSL 差分时钟输出 1。输出组 0。
CLK1_N 21 O
CLK0_P 23 O LP-HCSL 差分时钟输出 0。输出组 0。
CLK0_N 24 O
vPWRGD/PWRDN# 1 I 电源正常/断电低电平有效。多功能输入引脚。内部下拉电阻。
  • 在第一次从低电平转换到高电平时，用作电源正常引脚以启动器件
  • 在随后的低电平/高电平转换中，用作断电低电平有效引脚，控制器件进入或退出断电模式。
    • 低电平 = 断电模式
    • 高电平 = 正常运行模式
^OE3#/SMB_CLK 9 I CLK3 低电平有效/SMBus 时钟的输出使能。内部上拉电阻。功能由上电时引脚 15 (SMB_EN) 的状态决定。当用作 SMBus 时钟引脚时，需要外部上拉电阻。如果未使用，则不连接。
^OE2# 16 I CLK2 低电平有效的输出使能。内部上拉电阻。如果未使用，则不连接。
^OE1# 19 I CLK1 低电平有效的输出使能。内部上拉电阻。如果未使用，则不连接。
^OE0# 25 I CLK0 低电平有效的输出使能。内部上拉电阻。如果未使用，则不连接。
^vCLKIN_SEL_tri/SMB_DATA 8 I 或 I/O 3 级时钟输入选择/SMBus 数据。内部上拉和下拉电阻。功能由上电时引脚 15 (SMB_EN) 的状态决定。
  • 当用作 CLKIN_SEL_TRI 引脚时：
    • 低电平 = CLKIN0 进入所有输出
    • 中电平 = CLKIN0 进入组 0，CLKIN1 进入组 1
    • 高电平 = CLKIN1 进入所有输出
  • 当用作 SMBus 数据引脚时，需要外部上拉电阻。
vSMB_EN 15 I SMBus 使能。内部下拉电阻。上电后请勿更改该引脚的状态。
  • 上电时为低电平 = 禁用 SMBus。引脚 8 是 CLKIN_SEL_tri，引脚 9 是 OE3#。
  • 上电时为高电平 = 启用 SMBus。引脚 8 是 SMB_DATA，引脚 9 是 SMB_CLK。
vZOUT_SEL 28 I LP-HCSL 差分时钟输出阻抗选择。内部下拉电阻。
  • 低电平 = 85Ω
  • 高电平 = 100Ω
LOS# 17 O 输入时钟信号丢失低电平有效。开漏。需要外部上拉电阻。
  • 低电平 = 输入时钟无效。
  • 高电平 = 输入时钟有效。
VDD_IN0 4 P CLKIN0 的电源。
VDD_IN1 7 P CLKIN1 的电源。
VDDO_BANK1 12 P 输出组 1 的电源（OUT2 和 OUT3）
VDDO_BANK0 22 P 输出组 0 的电源（OUT0 和 OUT1）
VDD_DIG 26 P 数字的电源
VDDA 18 P 模拟电源。建议进行额外的电源滤波。详情请参见电源相关建议。
GND 27，DAP G 地。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接