ZHCSRW0A February   2023  – August 2023 AM68 , AM68A

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 Revision History
  6. 5 Device Comparison
  7. 6 Terminal Configuration and Functions
    1. 6.1 Pin Diagrams
    2. 6.2 Pin Attributes
      1.      11
      2.      12
    3. 6.3 Signal Descriptions
      1.      14
      2. 6.3.1  ADC
        1. 6.3.1.1 MCU Domain
          1.        17
          2.        18
          3.        19
      3. 6.3.2  DDRSS
        1. 6.3.2.1 MAIN Domain
          1.        22
          2.        23
      4. 6.3.3  GPIO
        1. 6.3.3.1 MAIN Domain
          1.        26
        2. 6.3.3.2 WKUP Domain
          1.        28
      5. 6.3.4  I2C
        1. 6.3.4.1 MAIN Domain
          1.        31
          2.        32
          3.        33
          4.        34
          5.        35
          6.        36
          7.        37
        2. 6.3.4.2 MCU Domain
          1.        39
          2.        40
        3. 6.3.4.3 WKUP Domain
          1.        42
      6. 6.3.5  I3C
        1. 6.3.5.1 MCU Domain
          1.        45
      7. 6.3.6  MCAN
        1. 6.3.6.1 MAIN Domain
          1.        48
          2.        49
          3.        50
          4.        51
          5.        52
          6.        53
          7.        54
          8.        55
          9.        56
          10.        57
          11.        58
          12.        59
          13.        60
          14.        61
          15.        62
          16.        63
          17.        64
          18.        65
        2. 6.3.6.2 MCU Domain
          1.        67
          2.        68
      8. 6.3.7  MCSPI
        1. 6.3.7.1 MAIN Domain
          1.        71
          2.        72
          3.        73
          4.        74
          5.        75
          6.        76
          7.        77
        2. 6.3.7.2 MCU Domain
          1.        79
          2.        80
      9. 6.3.8  UART
        1. 6.3.8.1 MAIN Domain
          1.        83
          2.        84
          3.        85
          4.        86
          5.        87
          6.        88
          7.        89
          8.        90
          9.        91
          10.        92
        2. 6.3.8.2 MCU Domain
          1.        94
        3. 6.3.8.3 WKUP Domain
          1.        96
      10. 6.3.9  MDIO
        1. 6.3.9.1 MAIN Domain
          1.        99
        2. 6.3.9.2 MCU Domain
          1.        101
      11. 6.3.10 CPSW2G
        1. 6.3.10.1 MAIN Domain
          1.        104
        2. 6.3.10.2 MCU Domain
          1.        106
      12. 6.3.11 ECAP
        1. 6.3.11.1 MAIN Domain
          1.        109
          2.        110
          3.        111
      13. 6.3.12 EQEP
        1. 6.3.12.1 MAIN Domain
          1.        114
          2.        115
          3.        116
      14. 6.3.13 EPWM
        1. 6.3.13.1 MAIN Domain
          1.        119
          2.        120
          3.        121
          4.        122
          5.        123
          6.        124
          7.        125
      15. 6.3.14 USB
        1. 6.3.14.1 MAIN Domain
          1.        128
      16. 6.3.15 Display Port
        1. 6.3.15.1 MAIN Domain
          1.        131
      17. 6.3.16 Hyperlink
        1. 6.3.16.1 MAIN Domain
          1.        134
          2.        135
          3.        136
      18. 6.3.17 PCIE
        1. 6.3.17.1 MAIN Domain
          1.        139
      19. 6.3.18 SERDES
        1. 6.3.18.1 MAIN Domain
          1.        142
      20. 6.3.19 DSI
        1. 6.3.19.1 MAIN Domain
          1.        145
          2.        146
      21. 6.3.20 CSI
        1. 6.3.20.1 MAIN Domain
          1.        149
          2.        150
      22. 6.3.21 MCASP
        1. 6.3.21.1 MAIN Domain
          1.        153
          2.        154
          3.        155
          4.        156
          5.        157
      23. 6.3.22 DMTIMER
        1. 6.3.22.1 MAIN Domain
          1.        160
        2. 6.3.22.2 MCU Domain
          1.        162
      24. 6.3.23 CPTS
        1. 6.3.23.1 MAIN Domain
          1.        165
        2. 6.3.23.2 MCU Domain
          1.        167
      25. 6.3.24 DSS
        1. 6.3.24.1 MAIN Domain
          1.        170
      26. 6.3.25 GPMC
        1. 6.3.25.1 MAIN Domain
          1.        173
      27. 6.3.26 MMC
        1. 6.3.26.1 MAIN Domain
          1.        176
          2.        177
      28. 6.3.27 OSPI
        1. 6.3.27.1 MCU Domain
          1.        180
          2.        181
      29. 6.3.28 Hyperbus
        1. 6.3.28.1 MCU Domain
          1.        184
      30. 6.3.29 Emulation and Debug
        1. 6.3.29.1 MAIN Domain
          1.        187
          2.        188
      31. 6.3.30 System and Miscellaneous
        1. 6.3.30.1 Boot Mode configuration
          1.        191
        2. 6.3.30.2 Clock
          1.        193
          2.        194
        3. 6.3.30.3 System
          1.        196
          2.        197
        4. 6.3.30.4 EFUSE
          1.        199
        5. 6.3.30.5 VMON
          1.        201
      32. 6.3.31 Power
        1.       203
    4. 6.4 Connection for Unused Pins
  8. 7 Specifications
    1. 7.1  绝对最大额定值
    2. 7.2  ESD Ratings
    3. 7.3  Recommended Operating Conditions
    4. 7.4  Power-On-Hour (POH) Limits
    5. 7.5  Operating Performance Points
    6. 7.6  Electrical Characteristics
      1. 7.6.1  I2C, Open-Drain, Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 7.6.2  Fail-Safe Reset (FS Reset) Electrical Characteristics
      3. 7.6.3  HFOSC/LFOSC Electrical Characteristics
      4. 7.6.4  eMMCPHY Electrical Characteristics
      5. 7.6.5  SDIO Electrical Characteristics
      6. 7.6.6  CSI2/DSI D-PHY Electrical Characteristics
      7. 7.6.7  ADC12B Electrical Characteristics
      8. 7.6.8  LVCMOS Electrical Characteristics
      9. 7.6.9  USB2PHY Electrical Characteristics
      10. 7.6.10 SerDes 2-L-PHY/4-L-PHY Electrical Characteristics
      11. 7.6.11 UFS M-PHY Electrical Characteristics
      12. 7.6.12 eDP/DP AUX-PHY Electrical Characteristics
      13. 7.6.13 DDR0 Electrical Characteristics
    7. 7.7  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.7.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.7.2 Hardware Requirements
      3. 7.7.3 Programming Sequence
      4. 7.7.4 Impact to Your Hardware Warranty
    8. 7.8  Thermal Resistance Characteristics
      1. 7.8.1 Thermal Resistance Characteristics for ALZ Package
    9. 7.9  Temperature Sensor Characteristics
    10. 7.10 Timing and Switching Characteristics
      1. 7.10.1 Timing Parameters and Information
      2. 7.10.2 Power Supply Sequencing
        1. 7.10.2.1 Power Supply Slew Rate Requirement
        2. 7.10.2.2 Combined MCU and Main Domains Power- Up Sequencing
        3. 7.10.2.3 Combined MCU and Main Domains Power- Down Sequencing
        4. 7.10.2.4 Isolated MCU and Main Domains Power- Up Sequencing
        5. 7.10.2.5 Isolated MCU and Main Domains Power- Down Sequencing
        6. 7.10.2.6 Independent MCU and Main Domains, Entry and Exit of MCU Only Sequencing
        7. 7.10.2.7 Independent MCU and Main Domains, Entry and Exit of DDR Retention State
        8. 7.10.2.8 Independent MCU and Main Domains, Entry and Exit of GPIO Retention Sequencing
      3. 7.10.3 System Timing
        1. 7.10.3.1 Reset Timing
        2. 7.10.3.2 Safety Signal Timing
        3. 7.10.3.3 Clock Timing
      4. 7.10.4 Clock Specifications
        1. 7.10.4.1 Input and Output Clocks / Oscillators
          1. 7.10.4.1.1 WKUP_OSC0 Internal Oscillator Clock Source
            1. 7.10.4.1.1.1 Load Capacitance
            2. 7.10.4.1.1.2 Shunt Capacitance
          2. 7.10.4.1.2 WKUP_OSC0 LVCMOS Digital Clock Source
          3. 7.10.4.1.3 Auxiliary OSC1 Internal Oscillator Clock Source
            1. 7.10.4.1.3.1 Load Capacitance
            2. 7.10.4.1.3.2 Shunt Capacitance
          4. 7.10.4.1.4 Auxiliary OSC1 LVCMOS Digital Clock Source
          5. 7.10.4.1.5 Auxiliary OSC1 Not Used
        2. 7.10.4.2 Output Clocks
        3. 7.10.4.3 PLLs
        4. 7.10.4.4 Module and Peripheral Clocks Frequencies
      5. 7.10.5 Peripherals
        1. 7.10.5.1  ATL
          1. 7.10.5.1.1 ATL_PCLK Timing Requirements
          2. 7.10.5.1.2 ATL_AWS[x] Timing Requirements
          3. 7.10.5.1.3 ATL_BWS[x] Timing Requirements
          4. 7.10.5.1.4 ATCLK[x] Switching Characteristics
        2. 7.10.5.2  CPSW2G
          1. 7.10.5.2.1 CPSW2G MDIO Interface Timings
          2. 7.10.5.2.2 CPSW2G RMII Timings
            1. 7.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK Timing Requirements – RMII Mode
            2. 7.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RX_ER Timing Requirements – RMII Mode
            3. 7.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0], and RMII[x]_TX_EN Switching Characteristics – RMII Mode
          3. 7.10.5.2.3 CPSW2G RGMII Timings
            1. 7.10.5.2.3.1 RGMII[x]_RXC Timing Requirements – RGMII Mode
            2. 7.10.5.2.3.2 CPSW2G Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL – RGMII Mode
            3. 7.10.5.2.3.3 CPSW2G RGMII[x]_TXC Switching Characteristics – RGMII Mode
            4. 7.10.5.2.3.4 RGMII[x]_TD[3:0], and RGMII[x]_TX_CTL Switching Characteristics – RGMII Mode
        3. 7.10.5.3  CSI-2
        4. 7.10.5.4  DDRSS
        5. 7.10.5.5  DSS
        6. 7.10.5.6  eCAP
          1. 7.10.5.6.1 Timing Requirements for eCAP
          2. 7.10.5.6.2 Switching Characteristics for eCAP
        7. 7.10.5.7  EPWM
          1. 7.10.5.7.1 Timing Requirements for eHRPWM
          2. 7.10.5.7.2 Switching Characteristics for eHRPWM
        8. 7.10.5.8  eQEP
          1. 7.10.5.8.1 Timing Requirements for eQEP
          2. 7.10.5.8.2 Switching Characteristics for eQEP
        9. 7.10.5.9  GPIO
          1. 7.10.5.9.1 GPIO Timing Requirements
          2. 7.10.5.9.2 GPIO Switching Characteristics
        10. 7.10.5.10 GPMC
          1. 7.10.5.10.1 GPMC and NOR Flash — Synchronous Mode
            1. 7.10.5.10.1.1 GPMC and NOR Flash Timing Requirements — Synchronous Mode
            2. 7.10.5.10.1.2 GPMC and NOR Flash Switching Characteristics – Synchronous Mode
          2. 7.10.5.10.2 GPMC and NOR Flash — Asynchronous Mode
            1. 7.10.5.10.2.1 GPMC and NOR Flash Timing Requirements – Asynchronous Mode
            2. 7.10.5.10.2.2 GPMC and NOR Flash Switching Characteristics – Asynchronous Mode
          3. 7.10.5.10.3 GPMC and NAND Flash — Asynchronous Mode
            1. 7.10.5.10.3.1 GPMC and NAND Flash Timing Requirements – Asynchronous Mode
            2. 7.10.5.10.3.2 GPMC and NAND Flash Switching Characteristics – Asynchronous Mode
          4. 7.10.5.10.4 GPMC0 IOSET
        11. 7.10.5.11 HyperBus
          1. 7.10.5.11.1 Timing Requirements for HyperBus
          2. 7.10.5.11.2 HyperBus 166 MHz Switching Characteristics
          3. 7.10.5.11.3 HyperBus 100 MHz Switching Characteristics
        12. 7.10.5.12 I2C
        13. 7.10.5.13 I3C
        14. 7.10.5.14 MCAN
        15. 7.10.5.15 MCASP
        16. 7.10.5.16 MCSPI
          1. 7.10.5.16.1 MCSPI — Controller Mode
          2. 7.10.5.16.2 MCSPI — Peripheral Mode
        17. 7.10.5.17 MMCSD
          1. 7.10.5.17.1 MMC0 - eMMC Interface
            1. 7.10.5.17.1.1 Legacy SDR Mode
            2. 7.10.5.17.1.2 High Speed SDR Mode
            3. 7.10.5.17.1.3 High Speed DDR Mode
            4. 7.10.5.17.1.4 HS200 Mode
            5. 7.10.5.17.1.5 HS400 Mode
          2. 7.10.5.17.2 MMC1/2 - SD/SDIO Interface
            1. 7.10.5.17.2.1 Default Speed Mode
            2. 7.10.5.17.2.2 High Speed Mode
            3. 7.10.5.17.2.3 UHS–I SDR12 Mode
            4. 7.10.5.17.2.4 UHS–I SDR25 Mode
            5. 7.10.5.17.2.5 UHS–I SDR50 Mode
            6. 7.10.5.17.2.6 UHS–I DDR50 Mode
            7. 7.10.5.17.2.7 UHS–I SDR104 Mode
        18. 7.10.5.18 CPTS
          1. 7.10.5.18.1 CPTS Timing Requirements
          2. 7.10.5.18.2 CPTS Switching Characteristics
        19. 7.10.5.19 OSPI
          1. 7.10.5.19.1 OSPI0 PHY Mode
            1. 7.10.5.19.1.1 OSPI With Data Training
              1. 7.10.5.19.1.1.1 OSPI Switching Characteristics – Data Training
            2. 7.10.5.19.1.2 OSPI Without Data Training
              1. 7.10.5.19.1.2.1 OSPI Timing Requirements – SDR Mode
              2. 7.10.5.19.1.2.2 OSPI Switching Characteristics – SDR Mode
              3. 7.10.5.19.1.2.3 OSPI Timing Requirements – DDR Mode
              4. 7.10.5.19.1.2.4 OSPI Switching Characteristics – DDR Mode
          2. 7.10.5.19.2 OSPI0 Tap Mode
            1. 7.10.5.19.2.1 OSPI0 Tap SDR Timing
            2. 7.10.5.19.2.2 OSPI0 Tap DDR Timing
        20. 7.10.5.20 PCIE
        21. 7.10.5.21 Timers
          1. 7.10.5.21.1 Timing Requirements for Timers
          2. 7.10.5.21.2 Switching Characteristics for Timers
        22. 7.10.5.22 UART
          1. 7.10.5.22.1 Timing Requirements for UART
          2. 7.10.5.22.2 UART Switching Characteristics
        23. 7.10.5.23 USB
      6. 7.10.6 Emulation and Debug
        1. 7.10.6.1 Trace
        2. 7.10.6.2 JTAG
          1. 7.10.6.2.1 JTAG Electrical Data and Timing
            1. 7.10.6.2.1.1 JTAG Timing Requirements
            2. 7.10.6.2.1.2 JTAG Switching Characteristics
  9. 8 Detailed Description
  10. 9 Applications, Implementation, and Layout
    1. 9.1 Device Connection and Layout Fundamentals
      1. 9.1.1 Power Supply Decoupling and Bulk Capacitors
        1. 9.1.1.1 Power Distribution Network Implementation Guidance
      2. 9.1.2 External Oscillator
      3. 9.1.3 JTAG and EMU
      4. 9.1.4 Reset
      5. 9.1.5 Unused Pins
      6. 9.1.6 Hardware Design Guide for JacintoTM 7 Devices
    2. 9.2 Peripheral- and Interface-Specific Design Information
      1. 9.2.1 LPDDR4 Board Design and Layout Guidelines
      2. 9.2.2 OSPI and QSPI Board Design and Layout Guidelines
        1. 9.2.2.1 No Loopback and Internal Pad Loopback
        2. 9.2.2.2 External Board Loopback
        3. 9.2.2.3 DQS (only available in Octal Flash devices)
      3. 9.2.3 USB VBUS Design Guidelines
      4. 9.2.4 System Power Supply Monitor Design Guidelines using VMON/POK
      5. 9.2.5 High Speed Differential Signal Routing Guidance
      6. 9.2.6 Thermal Solution Guidance
  11. 10Device and Documentation Support
    1. 10.1 Device Nomenclature
      1. 10.1.1 Standard Package Symbolization
      2. 10.1.2 Device Naming Convention
    2. 10.2 工具与软件
    3. 10.3 Documentation Support
    4. 10.4 Trademarks
    5. 10.5 支持资源
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALZ|770
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.1 绝对最大额定值

在自然通风条件下的工作温度范围内测得（除非另有说明）(1)(2)
参数 最小值 最大值 单位
VDD_CORE 主域内核电源 -0.3 1.05 V
VDD_MCU MCUSS 内核电源 -0.3 1.05 V
VDD_CPU CPU 内核电源 -0.3 1.05 V
VDD_MCU_WAKE1 用于 MCU 唤醒功能的内核电源 -0.3 1.05 V
VDD_WAKE0 用于主域唤醒功能的内核电源 -0.3 1.05 V
VDDA_0P8_DLL_MMC0 MMC0 DLL 模拟电源 -0.3 1.05 V
VDDAR_CORE 主域 RAM 电源 -0.3 1.05 V
VDDAR_MCU MCUSS RAM 电源 -0.3 1.05 V
VDDAR_CPU CPU RAM 电源 -0.3 1.05 V
VDDA_0P8_DSITX DSITX 时钟电源 -0.3 1.05 V
VDDA_0P8_DSITX_C DSITX 时钟电源 -0.3 1.05 V
VDDA_0P8_CSIRX0_1 CSIRX 模拟电源低电平 -0.3 1.05 V
VDDA_0P8_SERDES0_1 SERDES0-1 模拟电源低电平 -0.3 1.05 V
VDDA_0P8_SERDES_C0_1 SERDES0-1 时钟电源 -0.3 1.05 V
VDDA_0P8_USB USB0-1 0.8V 模拟电源 -0.3 1.05 V
VDDA_0P8_PLL_DDR0 DDR0 PLL 模拟电源 -0.3 1.05 V
VDDA_0P8_PLL_DDR1 DDR1 PLL 模拟电源 -0.3 1.05 V
VDDA_1P8_USB USB0-1 1.8 V 模拟电源 –0.3 2.2 V
VDDA_1P8_DSITX DSITX 模拟电源高电平 –0.3 2.2 V
VDDA_1P8_CSIRX0_1 CSIRX 模拟电源高电平 –0.3 2.2 V
VDDA_1P8_SERDES0_1 SERDES0-1 模拟电源高电平 –0.3 2.2 V
VDDA_1P8_SERDES2_4 SERDES2-4 模拟电源高电平 –0.3 2.2 V
VDDA_3P3_USB USB0-1 3.3 V 模拟电源 –0.3 3.8 V
VDDA_MCU_PLLGRP0 MCU PLL 组 0 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP0 主 PLL 组 0 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP1 主 PLL 组 1 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP2 主 PLL 组 2 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP5 主 PLL 组 5 (DDR) 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP6 主 PLL 组 6 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP7 主 PLL 组 7 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP8 主 PLL 组 8 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP9 主 PLL 组 9 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP10 主 PLL 组 10 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP12 主 PLL 组 12 的模拟电源 –0.3 2.2 V
VDDA_PLLGRP13 主 PLL 组 13 的模拟电源 –0.3 2.2 V
VDDA_WKUP WKUP 域的振荡器电源 –0.3 2.2 V
VDDA_ADC0 ADC 模拟电源 –0.3 2.2 V
VDDA_ADC1 ADC 模拟电源 –0.3 2.2 V
VDDA_MCU_TEMP MCU 域中温度传感器 0 的模拟电源 –0.3 2.2 V
VDDA_POR_WKUP WKUP 域模拟电源 –0.3 2.2 V
VDDA_TEMP_0 温度传感器 0 的模拟电源 –0.3 2.2 V
VDDA_TEMP_1 温度传感器 1 的模拟电源 –0.3 2.2 V
VDDA_TEMP_2 温度传感器 2 的模拟电源 -0.3 2.2 V
VDDA_TEMP_3 温度传感器 3 的模拟电源 –0.3 2.2 V
VDDA_TEMP_4 温度传感器 4 的模拟电源 –0.3 2.2 V
VDDA_OSC1 HFOSC1 电源 –0.3 2.2 V
VDDS_DDR DDR 接口电源 –0.3 1.2 V
VDDS_DDR_C0 DDR0 存储器时钟位 (MCB) 宏的 IO 电源 –0.3 1.2 V
VDDS_DDR_C1 DDR1 存储器时钟位 (MCB) 宏的 IO 电源 –0.3 1.2 V
VDDS_MMC0 MMC0 IO 电源 –0.3 2.2 V
VDDSHV0_MCU IO 电源 MCUSS 通用 IO 组，以及 MCU 和主域热复位引脚 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV0 主域的通用 IO 电源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV1_MCU MCUSS IO 组 1 的 IO 电源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV2_MCU MCUSS IO 组 2 的 IO 电源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV2 主域 IO 组 2 的 IO 电源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV5 主域 IO 组 5 的 IO 电源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VPP_CORE 内核电子保险丝域的电源电压范围 -0.3 1.89 V
VPP_MCU MCU 电子保险丝域的电源电压范围 -0.3 1.89 V
USB0_VBUS(8) USB VBUS 比较器输入的电压范围 -0.3 3.6 V
所有失效防护 IO 引脚的稳态最大电压 I2C0_SCL、I2C0_SDA、WKUP_I2C0_SCL、WKUP_I2C0_SDA、MCU_I2C0_SCL、MCU_I2C0_SDA、EXTINTn –0.3 3.8 V
MCU_PORz、PORz –0.3 3.8 V
所有其他 IO 引脚的稳态最大电压(3) VMON1_ER_VSYS、VMON3_IR_VEXT1P8、VMON4_IR_VEXT1P8、 –0.3 2.2 V
VMON2_IR_VCPU、VMON6_IR_VEXT0P8(7) -0.3 1.05
VMON5_IR_VEXT3P3(7) –0.3 3.8
所有其他 IO 引脚 -0.3 IO 电源电压 + 0.3 V
IO 引脚的瞬态过冲和下冲规格 20% 的 IO 电源电压在信号周期的 20% 以内
（请参阅图 7-1，IO 瞬态电压范围）		 0.2 × VDD(6) V
闩锁性能，II 级 (125°C)(4) 电流测试 –100 100 mA
过压 (OV) 测试 不适用 1.5 × VDD(6) V
TSTG(5) 存储温度 -55 +150 °C
(1) 超出绝对最大额定值运行可能会对器件造成永久损坏。绝对最大额定值并不表示器件在这些条件下或在建议运行条件以外的任何其他条件下能够正常运行。如果超出建议运行条件但在绝对最大额定值范围内使用，器件可能不会完全正常运行，这可能影响器件的可靠性、功能和性能并缩短器件寿命。
(2) 除非另有说明，否则所有电压值均以其关联的 VSS 或 VSSA_x 为基准。
(3) 此参数适用于所有不具有失效防护功能的 IO 引脚，该要求适用于所有 IO 电源电压值。例如，如果施加到特定 IO 电源的电压为 0V，则由该电源供电的任何 IO 的有效输入电压范围将为 –0.3V 至 +0.3V。每当外设不是由用于为相应 IO 电源供电的相同电源供电时，都应特别注意。所连接的外设绝不能提供超出有效输入电压范围的电压（包括电源斜升和斜降序列），这一点很重要。
(4) 对于电流脉冲注入：
引脚应力符合 JEDEC JESD78E（II 级），并施加额定 I/O 引脚注入电流和钳位电压（最大推荐 I/O 电压的 1.5 倍和最大推荐 I/O 电压的负 0.5 倍）。
对于过压性能：
电源应力符合 JEDEC JESD78E（II 级）并施加额定电压注入。
(5) 对于卷带包装，贮存温度范围为 [–10°C；+50°C]，最大相对湿度为 70%。TI 建议在使用前恢复到环境室温。
(6) VDD 是 IO 相应电源引脚上的电压。
(7) VMON 引脚提供了一种监测系统电源的方法。如需更多信息，请参阅使用 VMON/POK 的系统电源监测设计指南。
(8) 需要使用外部电阻分压器来限制施加到该器件引脚的电压。如需更多信息，请参阅 USB VBUS 设计指南。

失效防护 IO 终端的设计使其不依赖于相应的 IO 电源电压。这样便可在相应 IO 电源关闭时，将外部电压源连接到这些 IO 终端。参数“所有失效防护 IO 引脚的稳态最大电压”中强调了失效防护的特定信号。所有其他 IO 终端都不具有失效防护功能，对其施加的电压应限制为绝对最大额定值中的“所有其他 IO 引脚的稳态最大电压”参数定义的值。

GUID-A52A1421-00B2-4FB0-82DD-FD9BBC2E1BA8-low.gif
A. Tovershoot + Tundershoot < Tperiod 的 20%
图 7-1 IO 瞬态电压范围