ZHCSHA1C November   2019  – July 2020 ADS8686S

PRODUCTION DATA  

  1. 特性
  2. 应用
  3. 说明
  4. 修订历史记录
  5. 引脚配置和功能
  6. 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议的工作条件
    4. 6.4  热性能信息
    5. 6.5  电气特性
    6. 6.6  时序要求
    7. 6.7  开关特性
    8. 6.8  时序图通用
    9. 6.9  时序图:并行数据读取
    10. 6.10 时序图:串行数据读取
    11. 6.11 典型特性
  7. 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  模拟输入
      2. 7.3.2  模拟输入阻抗
      3. 7.3.3  输入钳位保护电路
      4. 7.3.4  可编程增益放大器 (PGA)
      5. 7.3.5  二阶可编程低通滤波器 (LPF)
      6. 7.3.6  ADC 驱动器
      7. 7.3.7  多路复用器
      8. 7.3.8  数字滤波器和噪声
      9. 7.3.9  基准
        1. 7.3.9.1 内部基准
        2. 7.3.9.2 外部基准
        3. 7.3.9.3 为多个器件提供一个 VREF
      10. 7.3.10 ADC 传输特性
    4. 7.4 器件功能模式
      1. 7.4.1 器件接口:引脚描述
        1. 7.4.1.1  REFSEL(输入)
        2. 7.4.1.2  RESET(输入)
        3. 7.4.1.3  SEQEN(输入)
        4. 7.4.1.4  HW_RANGESEL[1:0](输入)
        5. 7.4.1.5  SER/BYTE/PAR(输入)
        6. 7.4.1.6  DB[3:0](输入/输出)
        7. 7.4.1.7  DB4/SER1W(输入/输出)
        8. 7.4.1.8  DB5/CRCEN(输入/输出)
        9. 7.4.1.9  DB[7:6](输入/输出)
        10. 7.4.1.10 DB8(输入/输出)
        11. 7.4.1.11 DB9/BYTESEL(输入/输出)
        12. 7.4.1.12 DB10/SDI(输入/输出)
        13. 7.4.1.13 DB11/SDOB(输入/输出)
        14. 7.4.1.14 DB12/SDOA(输入/输出)
        15. 7.4.1.15 DB13/OS0(输入/输出)
        16. 7.4.1.16 DB14/OS1(输入/输出)
        17. 7.4.1.17 DB15/OS2(输入/输出)
        18. 7.4.1.18 WR/BURST(输入)
        19. 7.4.1.19 SCLK/RD(输入)
        20. 7.4.1.20 CS(输入)
        21. 7.4.1.21 CHSEL[2:0](输入)
        22. 7.4.1.22 BUSY(输出)
        23. 7.4.1.23 CONVST(输入)
      2. 7.4.2 器件运行模式
        1. 7.4.2.1 关断模式
        2. 7.4.2.2 工作模式
          1. 7.4.2.2.1 硬件模式
          2. 7.4.2.2.2 软件模式
        3. 7.4.2.3 复位功能性
        4. 7.4.2.4 通道选择
          1. 7.4.2.4.1 硬件模式通道选择
          2. 7.4.2.4.2 软件模式通道选择
        5. 7.4.2.5 序列发生器
          1. 7.4.2.5.1 硬件模式序列发生器
          2. 7.4.2.5.2 软件模式序列发生器
        6. 7.4.2.6 突发序列发生器
          1. 7.4.2.6.1 硬件模式突发序列发生器
          2. 7.4.2.6.2 软件模式突发序列发生器
        7. 7.4.2.7 诊断
          1. 7.4.2.7.1 模拟诊断
          2. 7.4.2.7.2 接口诊断:自检和 CRC
    5. 7.5 编程
      1. 7.5.1 并行接口
        1. 7.5.1.1 读取转换结果
        2. 7.5.1.2 写入寄存器数据
        3. 7.5.1.3 读取寄存器数据
      2. 7.5.2 并行字节接口
        1. 7.5.2.1 读取转换结果
        2. 7.5.2.2 写入寄存器数据
        3. 7.5.2.3 读取寄存器数据
      3. 7.5.3 串行接口
        1. 7.5.3.1 读取转换结果
        2. 7.5.3.2 写入寄存器数据
        3. 7.5.3.3 读取寄存器数据
    6. 7.6 寄存器映射
      1. 7.6.1 页 1 寄存器
  8. 应用和实现
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 适用于电力自动化的 8x2 通道数据采集系统 (DAQ)
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用曲线
      2. 8.2.2 电气过载输入保护
  9. 电源相关建议
    1. 9.1 电源
  10. 10布局
    1. 10.1 布局指南
    2. 10.2 布局示例
  11. 11器件和文档支持
    1. 11.1 器件支持
      1. 11.1.1 开发支持
    2. 11.2 文档支持
      1. 11.2.1 相关文档
    3. 11.3 接收文档更新通知
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 Electrostatic Discharge Caution
    7. 11.7 术语表
      1.      机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

时序要求

在 AVDD = 5V、DVDD = 1.71V 至 5.25V、VIL 和 VIH 等于数据表限值且 fSAMPLE = 1MSPS 条件下测得(除非另有说明);最小值和最大值是在 TA = –40°C 至 +125°C 条件下测得;典型值是在 TA = 25°C 条件下测得。
最小值标称值最大值单位
DEVICE CONFIGURATION
tD_ CSCNV延时时间:CS 上升沿至 CONVST 上升沿50ns
tSU_CHXCNV设置时间:CHSELx 至 CONVST 上升沿50ns
tHT_BSYCHX保持时间:BUSY 下降沿至 CHSELx 变化20ns
tPWRUP电源稳定至 RESET 上升沿1ms
tDEV_WRITE部分复位:RESET 上升沿至 CS 的第一个下降沿50ns
完全复位:RESET 上升沿至 CS 的第一个下降沿240µs
tSU_ RST部分复位:设置时间,硬件模式配置输入至 RESET 上升沿10ns
完全复位:设置时间,硬件模式配置输入至 RESET 上升沿50µs
tHT_ RST部分复位:保持时间,RESET 上升沿至硬件模式配置输入10ns
完全复位:保持时间,RESET 上升沿至硬件模式配置输入240µs
CONVST 控制
tACQ采集时间:
BUSY 下降沿至尾随 CONVST 的上升沿
480ns
tPH_CNVCONVST 脉冲高电平时间50ns
tPL_CNVCONVST 脉冲低电平时间50ns
tDEV_STRTUP部分复位设置时间:RESET 上升沿至 CONVST 的第一个上升沿50ns
完全复位设置时间:RESET 上升沿至 CONVST 的第一个上升沿15ms
tPL_ RST部分复位40500ns
完全复位1.2µs
数据读取
tSU_BSY CS设置时间:BUSY 下降沿至 CS 下降沿,转换后开始数据读取操作20ns
tDZ_ CSCNVCS 上升沿至 CONVST 上升沿之间的延时,转换后数据读取操作结束50ns
并行和字节数据读取
tSU_ CSRD设置时间:CS 下降沿至 RD 下降沿10ns
tHT_ RDCS保持时间:RD 上升沿至 CS 上升沿10ns
tPH_ RDRD 高电平时间10ns
tPL_ RDRD 低电平时间30ns
串行数据读取
tSCLKSCLK 时间周期,1.71V ≤ DVDD ≤ 2.3V50ns
SCLK 时间周期,2.3V < DVDD ≤ 3V25ns
SCLK 时间周期,DVDD > 3V20ns
tPH_SCLKSCLK 高电平时间0.450.55tSCLK
tPL_SCLKSCLK 低电平时间0.450.55tSCLK
tSU_ CSCK设置时间:CS 下降沿至 SCLK 下降沿
DVDD > 3V
10.5ns
设置时间:CS 下降沿至 SCLK 下降沿
2.3V < DVDD ≤ 3V
13.5ns
设置时间:CS 下降沿至 SCLK 下降沿
1.71V ≤ DVDD ≤ 2.3V
20ns
tHT_CK CS保持时间:SCLK 至 CS 上升时间10ns
并行和字节数据写入
tSU_ CSWR设置时间:CS 下降沿至 WR 下降沿10ns
tHT_ WRCS保持时间:WR 上升沿至 CS 上升沿10ns
tPH_ WRWR 高电平时间20ns
tPL_ WRWR 低电平时间30ns
tSU_DIN WR设置时间:DIN 变化至 WR 上升沿30ns
tHT_ WRDIN保持时间:WR 上升沿至 DIN 变化10ns
tDZ_CONFIG器件配置时间:WR 上升沿至 CONVST 上升沿20ns
串行数据写入
tSU_DINCK设置时间:DIN 至 SCLK 下降沿10ns
tHT_CKDIN保持时间:SCLK 下降沿至 DIN 变化8ns