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ADS127L18-FPGA-EXAMPLE-CODE

ADS127L18 example FPGA code

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Version: 1.0.0
Veröffentlichungsdatum: 07.11.2024
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ADS127L18 example Verilog code  — 0 K

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Präzisions-ADCs
ADS117L14 — Simultan abtastender Delta-Sigma-ADC, 512 kSPS, 16 Bit, 4 Kanäle, hohe Bandbreite ADS117L18 — Simultan abtastender Delta-Sigma-ADC, 512 kSPS, 16 Bit, 8 Kanäle, hohe Bandbreite ADS127L14 — 24-Bit Delta-Sigma ADC mit vier Kanälen, simultaner Abtastung, 512 kSPS Breitband ADS127L18 — 24-Bit Delta-Sigma ADC mit 8 Kanälen, simultaner Abtastung, 512 kSPS Breitband

Versionsinformationen

Example FPGA code for ADS127L18 data port

This is an example of how to latch data from the ADS127L18 frame-sync data port that outputs the channel conversion data. The data port is a synchronous, read-only interface with synchronized output clock signals (FSYNC and DCLK) and channel data (DOUTx). This Verilog module captures and splits the continuous 1/2/4/8 lane data (including STATUS and CRC bytes if enabled) into eight separate channels and latches the data between frames.