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產品規格表
TPS7H1101A-SP
- 5962R13202 (1):
- Radiation hardness assurance (RHA) qualified up to total ionizing dose (TID) 100 krad(Si)
- ELDRS-free: 100 krad(Si)
- Dose rate: 10 mrad(Si)/s
- Single event latch-up (SEL) immune to LET = 85 MeV-cm2/mg
- SEB and SEGR immune to LET = 85 MeV-cm2/mg
- SET/SEFI onset threshold > 40 MeV-cm2/mg(2)
- Specifically designed to always upset low to avoid damage to critical downstream component
- SET/SEFI cross-section plot(2)
- Ultra-low VIN range: 1.5 V to 7 V
- 3-A maximum output current
- Current share/parallel operation to provide up to 6-A output current
- Stable with ceramic output capacitor
- ±2% accuracy over line, load, and temperature
- Programmable soft start through external capacitor
- Input enable across all input voltages and power-good output for power sequencing
- Ultra-low dropout LDO voltage: 62 mV at 1 A (25°C), VOUT = 1.8 V
- Low noise: 20.33 µVRMS, VIN = 2 V, VOUT = 1.8 V at 3 A
- PSRR: over 45 dB at 1 kHz
- Excellent load/line transient response
- Foldback current limit
- See the Design and development tab
- Thermally-enhanced CFP package, 0.4° C/W RθJC
The TPS7H1101A-SP is an improved version of the TPS7H1101-SP allowing the use of the enable feature across the entire input voltage range. It is a radiation-hardened LDO linear regulator that uses a PMOS pass element configuration. It operates over a wide range of input voltage, from 1.5 V to 7 V while offering excellent PSRR. The TPS7H1101A-SP features a precise and programmable foldback current limit implementation with a very-wide adjustment range. To support the complex power requirements of FPGAs, DSPs, or microcontrollers, the TPS7H1101A-SP provides enable on and off functionality, programmable soft start, current sharing capability, and a Power Good open-drain output.
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ALPHA-XILINX-KU060-SPACE — 附帶 TI 電源且適用於 Xilinx® Kintex® UltraScale™ XQRKU060 FPGA 的 Alpha Data® 主機板
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參考設計
TIDA-010191 — 航太級多通道 JESD204B 15-GHz 時脈參考設計
相位陣列天線和數位波束成形技術，是提高未來航太雷達成像和寬頻衛星通訊系統的性能的關鍵技術。數位波束成形與類比波束成形不同，通常每個天線元件需要一套資料轉換器。這些轉換器需要具有具體定義相位關係的時鐘。此參考設計展示如何透過已定義及可調整相位關係，產生低雜訊 MHz 至 GHz 時脈訊號。在發生單一事件後，甚至可能恢復時脈階段。透過操作兩個 ADC12DJ3200QML-SP 評估模組，及在 3.2 GHz 時其對應之 FPGA 架構擷取平台，以及 10-ps 板對板偏斜的情況，藉此來展示 JESD204B 支援。
Design guide: PDF
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
|---|---|---|
| CFP (HKR) | 16 | Ultra Librarian |
| DIESALE (KGD) | — |
訂購與品質
內含資訊：
- RoHS
- REACH
- 產品標記
- 鉛塗層/球物料
- MSL 等級/回焊峰值
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內含資訊：
- 晶圓廠位置
- 組裝地點
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