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SN74LV125A

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產品規格表

SN74LV125A

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產品詳細資料

Technology family LV-A Number of channels 4 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
Technology family LV-A Number of channels 4 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
SOIC (D) 14 51.9 mm² (8.65 mm × 6 mm) PDIP (N) 14 181.42 mm² (19.3 mm × 9.4 mm) VQFN (RGY) 14 12.25 mm² (3.5 mm × 3.5 mm) TSSOP (PW) 14 32 mm² (5 mm × 6.4 mm) SSOP (DB) 14 48.36 mm² (6.2 mm × 7.8 mm) SOP (NS) 14 79.56 mm² (10.2 mm × 7.8 mm) TVSOP (DGV) 14 23.04 mm² (3.6 mm × 6.4 mm)
  • 2-V to 5.5-V VCC Operation
  • Max tpd of 6 ns at 5 V
  • Typical VOLP (Output Ground Bounce) < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot) > 2.3 V at VCC = 3.3 V, TA = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 4000-V Human-Body Model
    • 200-V Machine Model
    • 2000-V Charged-Device Model
  • 2-V to 5.5-V VCC Operation
  • Max tpd of 6 ns at 5 V
  • Typical VOLP (Output Ground Bounce) < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot) > 2.3 V at VCC = 3.3 V, TA = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 4000-V Human-Body Model
    • 200-V Machine Model
    • 2000-V Charged-Device Model

The SN74LV125A quadruple bus buffer gate is designed for 2-V to 5.5-V VCC operation.

The SN74LV125A quadruple bus buffer gate is designed for 2-V to 5.5-V VCC operation.
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* 資料表 SN74LV125A Quadruple Bus Buffer Gates With 3-State Outputs datasheet (Rev. O) PDF | HTML 2022/5/4

設計與開發

如需其他條款或必要資源，請按一下下方的任何標題以檢視詳細頁面 (如有)。

開發板

14-24-LOGIC-EVM — 適用於 14 針腳至 24 針腳 D、DB、DGV、DW、DYY、NS 和 PW 封裝的邏輯產品通用評估模組

14-24-LOGIC-EVM 評估模組 (EVM) 設計用於支援任何 14 針腳至 24 針腳 D、DW、DB、NS、PW、DYY 或 DGV 封裝的任何邏輯裝置。

使用指南: PDF | HTML
支援產品和硬體
有庫存
限制：
??asset.out-of-stock-ti_zh_TW??
無法提供
開發板

14-24-NL-LOGIC-EVM — 適用於 14 針腳至 24 針腳無引線封裝的邏輯產品通用評估模組

14-24-NL-LOGIC-EVM 是一款靈活的評估模組 (EVM)，設計用於支援任何具有 14 針腳至 24 針腳 BQA、BQB、RGY、RSV、RJW 或 RHL 封裝的邏輯或轉換裝置。

使用指南: PDF | HTML
支援產品和硬體
有庫存
限制：
??asset.out-of-stock-ti_zh_TW??
無法提供
模擬型號

HSPICE Model for SN74LV125A

SCEJ247.ZIP (106 KB) - HSpice 模型
支援產品和硬體
模擬型號

SN74LV125A Behavioral SPICE Model

SCEM657.ZIP (7 KB) - PSpice 模型
支援產品和硬體
模擬型號

SN74LV125A IBIS Model

SCEM126.ZIP (18 KB) - IBIS 模型
支援產品和硬體
參考設計

TIDA-00225 — 適用於 BeagleBone Black 的資料集中器 Cape

此設計為使用 BeagleBone Black 平台的開發人員提供全新連線選項。此模組能讓開發人員搭配 TI 的電源線通訊 (PLC) 和射頻模組，輕鬆快速地開發智慧電網的主機應用程式。開發人員可輕易地為 BeagleBone Black 打造專屬 Cape，並開始使用 TI 的 G3-PLC、6LowPAN、PRIME、無線 M-Bus 或 ZigBee® 解決方案。

支援產品和硬體
封裝 針腳 CAD 符號、佔位空間與 3D 模型
SOIC (D) 14 Ultra Librarian
PDIP (N) 14 Ultra Librarian
VQFN (RGY) 14 Ultra Librarian
TSSOP (PW) 14 Ultra Librarian
SSOP (DB) 14 Ultra Librarian
SOP (NS) 14 Ultra Librarian
TVSOP (DGV) 14 Ultra Librarian
適用 TI 的評估品項標準條款與條件。

訂購與品質

支援與培訓

內含 TI 工程師技術支援的 TI E2E™ 論壇

以英文檢視所有論壇主題

內容係由 TI 和社群貢獻者依「現狀」提供，且不構成 TI 規範。檢視使用條款。

若有關於品質、封裝或訂購 TI 產品的問題，請參閱 TI 支援。​​​​​​​​​​​​​​

影片