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SN74AUP1G06

現行

具有開漏輸出的單一 0.8-V 至 3.6-V 低功耗逆變器

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產品規格表

SN74AUP1G06

現行
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產品詳細資料

Technology family AUP Supply voltage (min) (V) 0.8 Supply voltage (max) (V) 3.6 Number of channels 1 IOL (max) (mA) 4 IOH (max) (mA) 0 Supply current (max) (µA) 10 Input type Standard CMOS Output type Open-drain Features Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 85
Technology family AUP Supply voltage (min) (V) 0.8 Supply voltage (max) (V) 3.6 Number of channels 1 IOL (max) (mA) 4 IOH (max) (mA) 0 Supply current (max) (µA) 10 Input type Standard CMOS Output type Open-drain Features Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 85
DSBGA (YFP) 4 1 mm² 1 x 1 SOT-23 (DBV) 5 8.12 mm² 2.9 x 2.8 SOT-5X3 (DRL) 5 2.56 mm² 1.6 x 1.6 SOT-SC70 (DCK) 5 4.2 mm² 2 x 2.1 USON (DRY) 6 1.45 mm² 1.45 x 1 X2SON (DPW) 5 0.64 mm² 0.8 x 0.8 X2SON (DSF) 6 1 mm² 1 x 1
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Texas Instruments NanoStar™ Package
  • Low Static-Power Consumption
    (ICC = 0.9 µA Maximum)
  • Low Dynamic-Power Consumption
    (Cpd = 1 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise – Overshoot and Undershoot <10% of VCC
  • Ioff Supports Partial Power-Down-Mode Operation
  • Input Hysteresis Allows Slow Input Transition and Better Switching Noise Immunity at the Input (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 3.6 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Texas Instruments NanoStar™ Package
  • Low Static-Power Consumption
    (ICC = 0.9 µA Maximum)
  • Low Dynamic-Power Consumption
    (Cpd = 1 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise – Overshoot and Undershoot <10% of VCC
  • Ioff Supports Partial Power-Down-Mode Operation
  • Input Hysteresis Allows Slow Input Transition and Better Switching Noise Immunity at the Input (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 3.6 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications

The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable applications. This family ensures a very low static and dynamic power consumption across the entire VCC range of 0.8 V to 3.6 V, resulting in an increased battery life. This product also maintains excellent signal integrity (see

AUP – The Lowest-Power Family and Excellent Signal Integrity).

The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable applications. This family ensures a very low static and dynamic power consumption across the entire VCC range of 0.8 V to 3.6 V, resulting in an increased battery life. This product also maintains excellent signal integrity (see

AUP – The Lowest-Power Family and Excellent Signal Integrity).
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技術文件

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重要文件 類型 標題 格式選項 日期
* Data sheet SN74AUP1G06 Low-Power Single Inverter With Open-Drain Outputs datasheet (Rev. E) PDF | HTML 2018年 3月 26日
Selection guide Logic Guide (Rev. AC) PDF | HTML 2025年 11月 13日
Application brief Understanding Schmitt Triggers (Rev. B) PDF | HTML 2025年 4月 17日
Selection guide Little Logic Guide 2018 (Rev. G) 2018年 7月 6日
Application note Designing and Manufacturing with TI's X2SON Packages 2017年 8月 23日
Application note How to Select Little Logic (Rev. A) 2016年 7月 26日
Application note Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日

設計與開發

如需其他條款或必要資源，請按一下下方的任何標題以檢視詳細頁面 (如有)。

開發板

5-8-LOGIC-EVM — 適用於 5 針腳至 8 針腳 DCK、DCT、DCU、DRL 和 DBV 封裝的通用邏輯評估模組

靈活的 EVM 旨在支援任何針腳數為 5 至 8 支且採用 DCK、DCT、DCU、DRL 或 DBV 封裝的裝置。
使用指南: PDF
TI.com 無法提供
開發板

5-8-NL-LOGIC-EVM — 支援 5 至 8 針腳 DPW、DQE、DRY、DSF、DTM、DTQ 和 DTT 封裝的通用邏輯和轉譯 EVM

支援任何具 DTT、DRY、DPW、DTM、DQE、DQM、DSF 或 DTQ 封裝的邏輯或轉換裝置之通用 EVM。可實現靈活評估的電路板設計。

使用指南: PDF | HTML
TI.com 無法提供
模擬型號

SN74AUP1G06 Behavioral SPICE Model

SCEM694.ZIP (7 KB) - PSpice Model
下載
模擬型號

SN74AUP1G06 IBIS Model (Rev. A)

SCEM440A.ZIP (47 KB) - IBIS Model
下載
參考設計

TIDA-00570 — 適用於工業 3D 列印和數位印刷的高速 DLP 子系統參考設計

高速 DLP® 子系統參考設計為需要高解析度、卓越速度和生產可靠性的工業數位光刻和 3D 列印應用提供系統級 DLP 開發電路板設計。該系統設計透過整合最高解析度的 DLP 數位微鏡裝置 DLP9000X 和最快的數位控制器 DLPC910，實現了最大的輸送量。該組合擁有超過 400 萬個微鏡（WQXGA 解析度），可實現超過 60 吉位元組每秒 (Gbps) 的持續流式資料速率。DLPC910 數位控制器除了提供全訊框輸入外，還為設計師提供具有隨機行尋址的進階像素控制。這一額外靈活性為工業、醫療、安全、電信和儀器應用提供了多樣化的架構。
Design guide: PDF
電路圖: PDF
參考設計

TIDA-080002 — 超便攜、低功耗 DLP® Pico™ qHD 顯示器參考設計

0.23qHD DLP 晶片組是一款平價的平台，可搭配嵌入式主機處理器使用 DLP 技術。此參考設計中整合了此晶片組，可為各種應用提供低功耗，隨選自由形式子系統顯示。
Design guide: PDF
電路圖: PDF
參考設計

TIDA-01571 — 採用 DLP® 技術且具有增強亮度的可攜式低功耗 HD 顯示器參考設計

此顯示參考設計採用 DLP Pico™ 0.3 英吋 TRP HD 720p 顯示晶片組，並運用於 DLP LightCrafter™ Display 3010-G2 評估模組 (EVM)。可在投影顯示應用中使用 HD 解析度，如行動智慧型電視、虛擬助手行動投影機、數位看板等。此設計採用 DLP3010 晶片組，包括 DLP3010 720p 數位微鏡裝置 (DMD)、DLPC3433 顯示控制器和 DLPA3000 PMIC/LED 驅動器。
Design guide: PDF
電路圖: PDF
封裝 針腳 CAD 符號、佔位空間與 3D 模型
DSBGA (YFP) 4 Ultra Librarian
SOT-23 (DBV) 5 Ultra Librarian
SOT-5X3 (DRL) 5 Ultra Librarian
SOT-SC70 (DCK) 5 Ultra Librarian
USON (DRY) 6 Ultra Librarian
X2SON (DPW) 5 Ultra Librarian
X2SON (DSF) 6 Ultra Librarian
適用 TI 的評估品項標準條款與條件。

訂購與品質

內含資訊：
  • RoHS
  • REACH
  • 產品標記
  • 鉛塗層/球物料
  • MSL 等級/回焊峰值
  • MTBF/FIT 估算值
  • 材料內容
  • 認證摘要
  • 進行中的可靠性監測
內含資訊：
  • 晶圓廠位置
  • 組裝地點

支援與培訓

內含 TI 工程師技術支援的 TI E2E™ 論壇

以英文檢視所有論壇主題

內容係由 TI 和社群貢獻者依「現狀」提供，且不構成 TI 規範。檢視使用條款。

若有關於品質、封裝或訂購 TI 產品的問題，請參閱 TI 支援。​​​​​​​​​​​​​​

影片