SN65LVDS4
- Designed for Signaling Rates(1) up to:
- 500-Mbps Receiver
- Operates From a 1.8-V or 2.5-V Core Supply
- Available in 1.5-mm × 2-mm UQFN Package
- Bus-Terminal ESD Exceeds 2 kV (HBM)
- Low-Voltage Differential Signaling With Typical
Output Voltages of 350 mV Into a 100-Ω Load - Propagation Delay Times
- 2.1 ns Typical Receiver
- Power Dissipation at 250 MHz
- 40 mW Typical
- Requires External Failsafe
- Differential Input Voltage Threshold Less Than 50
mV - Can Provide Output Voltage Logic Level (3.3-V
LVTTL, 2.5-V LVCMOS, 1.8-V LVCMOS) Based
on External VDD Pin, Thus Eliminating External
LevelTranslation
The SN65LVDS4 is a single, low-voltage, differential line receiver in a small-outline UQFN package.
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| 重要文件 | 類型 | 標題 | 格式選項 | 下載最新的英文版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 資料表 | SN65LVDS4 1.8-V High-Speed Differential Line Receiver datasheet (Rev. A) | PDF | HTML | 2015/11/30 | ||
| Application brief | Level Shift No More: Support Low Voltage I/O Signals into a FPGA, Processor, or ASIC (Rev. A) | PDF | HTML | 2024/8/15 | |||
| Application brief | How to Use a 3.3-V LVDS Buffer as a Low-Voltage LVDS Driver | 2019/1/9 | ||||
| Application brief | How to Support 1.8-V Signals Using a 3.3-V LVDS Driver/Receiver + Level-Shifter | 2018/12/28 | ||||
| Application brief | LVDS to Improve EMC in Motor Drives | 2018/9/27 | ||||
| Application brief | How Far, How Fast Can You Operate LVDS Drivers and Receivers? | 2018/8/3 | ||||
| Application brief | How to Terminate LVDS Connections with DC and AC Coupling | 2018/5/16 | ||||
| 應用說明 | TMDS Clock Detection Solution in HDMI Sink Applications | PDF | HTML | 2017/8/23 | |||
| 技術文章 | Get Connected: High-speed LVDS comparator | PDF | HTML | 2015/6/3 |
設計與開發
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開發板
DDC2256AEVM — DDC2256A 256 通道電流輸入類比轉數位轉換器評估模組
DDC2256AEVM 評估模組 (EVM) 是 DDC2256A (256 通道、電流輸入、24 位元類比轉數位 (A/D) 轉換器) 的評估套件。EVM 套件由 DUT 電路板和擷取板組成，包含兩個 DDC2256A 裝置、一個用於裝置通訊/配置的 FPGA、用於臨時資料儲存的 36MB 記憶體，以及一個用於連接 PC 的 USB 介面。EVM 包含所有必要的控制訊號及板載功率產生，因而大幅降低對外部設備的需求。最後，評估系統還為 Microsoft® Windows® 提供了易於使用的軟體。
參考設計
TIDA-00732 — 可實現最大 SNR 和採樣率的 18 位元 2 MSPS 隔離式資料採集參考設計
本「可實現最大 SNR 和取樣率的 18 位元、2Msps 隔離式資料採集參考設計」說明如何克服隔離式資料擷取系統設計中典型的性能限制挑戰：
- 透過將數位隔離器帶來的傳播延遲降到最低，將取樣率最大化
- 透過有效緩解數位隔離器所帶來的 ADC 取樣時脈抖動，將高頻率 AC 訊號鏈性能 (SNR) 最大化
參考設計
TIDA-00822 — 具有 AC 與 DC 耦合可變增益放大器的 16 位元 1 GSPS 數位器參考設計
此參考設計探討數位可變增益高速放大器 LMH6401 的使用與性能，以驅動高速類比轉數位轉換器 (ADC) ADS54J60 裝置。此設計討論並測量了共模電壓、電源供應器和介面的不同選項，包含 AC 耦合和 DC 耦合，可滿足各種應用的需求。
參考設計
TIDA-00823 — 具有 AC 與 DC 耦合固定增益放大器的 16 位元 1 GSPS 數位器參考設計
此參考設計探討超寬頻固定增益高速放大器 LMH3401 的使用與性能，可驅動高速類比轉數位轉換器 (ADC) ADS54J60 裝置。此設計討論並測量了共模電壓、電源供應器和介面的不同選項，包含 AC 耦合和 DC 耦合，可滿足各種應用的需求。
參考設計
TIDA-01037 — 可實現最大 SNR 和取樣率的 20 位元 1 MSPS 隔離器最佳化資料採集參考設計
TIDA-01037 為 20 位元、1MSPS 隔離式類比輸入資料擷取參考設計，運用兩種不同的隔離器裝置，以最大化訊號鏈 SNR 和取樣率性能。針對需要低抖動的訊號，例如 ADC 取樣時脈，則使用 TI 的 ISO73xx 系列低抖動裝置，而 TI 的高速 ISO78xx 系列裝置則可用於最大化資料取樣率。將這兩個隔離器解決方案結合在一起，將跨隔離邊界的取樣時脈抖動降到最低，即可大幅提升高頻性能，並將隔離器訊號速率最大化，進而提升資料輸送量。運用 TI 進階 ADC multiSPITM 和來源同步功能，可實現其他改良。最後描述所有關鍵設計理論，並呈現測量結果。
參考設計
TIDA-01378 — 適用於上行 DOCSIS 3.1 應用的寬頻接收器參考設計
此參考設計包含一個類比前端 (AFE) 訊號鏈，用於使用 LMH2832 數位控制可變增益放大器 (DVGA) 和 ADS54J40 類比轉數位轉換器 (ADC) 的寬頻接收器應用。此設計主要針對指定纜線數據機終端系統 (CMTS) 的上游 DOCSIS 3.1 接收器應用，並支援高達 196MHz 的上行訊號頻寬。此電路可解決 DOCSIS 3.1 標準的濾波及類比訊號處理需求，讓系統設計師能更輕易地整合上行訊號路徑 CMTS 側的設計。
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
|---|---|---|
| UQFN (RSE) | 10 | Ultra Librarian |
訂購與品質
建議產品可能具有與此 TI 產品相關的參數、評估模組或參考設計。