產品詳細資料

Resolution (Bits) 16 Number of DAC channels 4 Interface type JESD204B Sample/update rate (Msps) 2500 Features Ultra High Speed Rating Catalog Interpolation 16x, 1x, 2x, 4x, 8x Power consumption (typ) (mW) 1859 SFDR (dB) 81 Architecture Current Source Operating temperature range (°C) -40 to 85 Reference type Int
Resolution (Bits) 16 Number of DAC channels 4 Interface type JESD204B Sample/update rate (Msps) 2500 Features Ultra High Speed Rating Catalog Interpolation 16x, 1x, 2x, 4x, 8x Power consumption (typ) (mW) 1859 SFDR (dB) 81 Architecture Current Source Operating temperature range (°C) -40 to 85 Reference type Int
FCCSP (AAV) 144 100 mm² (10 mm × 10 mm)
  • Resolution: 16-Bit
  • Maximum Sample Rate:
    • DAC37J84: 1.6 GSPS
    • DAC38J84: 2.5 GSPS
  • Maximum Input Data Rate: 1.23GSPS
  • JESD204B Interface
    • 8 JESD204B Serial Input Lanes
    • 12.5 Gbps Maximum Bit Rate per Lane
    • Subclass 1 Multi-DAC Synchronization
  • On-Chip Very Low Jitter PLL
  • Selectable 1x -16x Interpolation
  • Independent Complex Mixers with 48-bit NCO/
    or ±n×Fs/8
  • Wideband Digital Quadrature Modulator Correction
  • Sinx/x Correction Filters
  • Fractional Sample Group Delay Correction
  • Multi-Band Mode: Digital Summation of Independent
    Complex Signals
  • 3/4-Wire Serial Control Bus (SPI):1.5V – 1.8V
  • Integrated Temperature Sensor
  • JTAG Boundary Scan
  • Terminal-Compatible with Dual-Channel DAC37J82/
    DAC38J82 Family
  • Power Dissipation: 1.8W at 2.5GSPS
  • Package: 10x10mm, 144-Ball Flip-Chip BGA
  • Resolution: 16-Bit
  • Maximum Sample Rate:
    • DAC37J84: 1.6 GSPS
    • DAC38J84: 2.5 GSPS
  • Maximum Input Data Rate: 1.23GSPS
  • JESD204B Interface
    • 8 JESD204B Serial Input Lanes
    • 12.5 Gbps Maximum Bit Rate per Lane
    • Subclass 1 Multi-DAC Synchronization
  • On-Chip Very Low Jitter PLL
  • Selectable 1x -16x Interpolation
  • Independent Complex Mixers with 48-bit NCO/
    or ±n×Fs/8
  • Wideband Digital Quadrature Modulator Correction
  • Sinx/x Correction Filters
  • Fractional Sample Group Delay Correction
  • Multi-Band Mode: Digital Summation of Independent
    Complex Signals
  • 3/4-Wire Serial Control Bus (SPI):1.5V – 1.8V
  • Integrated Temperature Sensor
  • JTAG Boundary Scan
  • Terminal-Compatible with Dual-Channel DAC37J82/
    DAC38J82 Family
  • Power Dissipation: 1.8W at 2.5GSPS
  • Package: 10x10mm, 144-Ball Flip-Chip BGA

The terminal-compatible DAC37J84/DAC38J84 family is a low power, 16-bit, quad-channel, 1.6/2.5 GSPS digital to analog converter (DAC) with JESD204B interface.

Digital data is input to the device through 1, 2, 4 or 8 configurable serial JESD204B lanes running up to 12.5 Gbps with on-chip termination and programmable equalization. The interface allows JESD204B Subclass 1 SYSREF based deterministic latency and full synchronization of multiple devices.

The device includes features that simplify the design of complex transmit architectures. Fully bypassable 2x to 16x digital interpolation filters with over 90 dB of stop-band attenuation simplify the data interface and reconstruction filters. An on-chip 48-bit Numerically Controlled Oscillator (NCO) and independent complex mixers allow flexible and accurate carrier placement.

A high-performance low jitter PLL simplifies clocking of the device without significant impact on the dynamic range. The digital Quadrature Modulator Correction (QMC) and Group Delay Correction (QDC) enable complete IQ compensation for gain, offset, phase, and group delay between channels in direct up-conversion applications. A programmable Power Amplifier (PA) protection mechanism is available to provide PA protection in cases when the abnormal power behavior of the input data is detected.

The terminal-compatible DAC37J84/DAC38J84 family is a low power, 16-bit, quad-channel, 1.6/2.5 GSPS digital to analog converter (DAC) with JESD204B interface.

Digital data is input to the device through 1, 2, 4 or 8 configurable serial JESD204B lanes running up to 12.5 Gbps with on-chip termination and programmable equalization. The interface allows JESD204B Subclass 1 SYSREF based deterministic latency and full synchronization of multiple devices.

The device includes features that simplify the design of complex transmit architectures. Fully bypassable 2x to 16x digital interpolation filters with over 90 dB of stop-band attenuation simplify the data interface and reconstruction filters. An on-chip 48-bit Numerically Controlled Oscillator (NCO) and independent complex mixers allow flexible and accurate carrier placement.

A high-performance low jitter PLL simplifies clocking of the device without significant impact on the dynamic range. The digital Quadrature Modulator Correction (QMC) and Group Delay Correction (QDC) enable complete IQ compensation for gain, offset, phase, and group delay between channels in direct up-conversion applications. A programmable Power Amplifier (PA) protection mechanism is available to provide PA protection in cases when the abnormal power behavior of the input data is detected.

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* 資料表 Quad-Channel, 16-Bit, 1.6/2.5 GSPS, Digital-to-Analog Converters datasheet (Rev. B) PDF | HTML 2014/3/24
應用說明 DAC3xJ8x Device Initialization and SYSREF Configuration 2017/9/27
使用指南 TSW14J10 FMC-USB Interposer Card User's Guide (Rev. B) 2016/9/28
設計指南 Wideband Receiver With 66AK2L06 JESD204B Attach to ADC32RF80 Reference Design 2016/9/23
應用說明 66AK2L06 JESD Attach to ADC12J4000/DAC38J84 Getting Started Guide (Rev. B) 2016/6/20
使用指南 TSW14J50 User's Guide (Rev. A) 2016/4/25
使用指南 TSW14J56 JESD204B High-Speed Data Capture/ Pattern Generator Card User's Guide (Rev. C) PDF | HTML 2016/1/11
技術文章 RF sampling: clocking is the key every time PDF | HTML 2015/12/11
技術文章 Are 66AK2L06 SoCs an answer to miniaturization of test and measurement equipment? PDF | HTML 2015/12/2
設計指南 66AK2L06 JESD Attach to ADC12J4000 / DAC38J84 Design Guide (Rev. A) 2015/10/22
應用說明 System solution for avionics & defense 2015/9/23
技術文章 RF sampling: digital mixers make mixing fun PDF | HTML 2015/9/17
白皮書 Ready to make the jump to JESD204B? White Paper (Rev. B) 2015/3/19
EVM User's guide Altera JESD204B IP Core and TI DAC37J84 Hardware Checkout Report (Rev. A) 2014/9/15
設計指南 Analog Interfacing Networks for DAC348x and Modulators (TIDA-00077) (Rev. A) 2013/8/14
應用說明 High Speed, Digital-to-Analog Converters Basics (Rev. A) 2012/10/23

設計與開發

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開發板

DAC38J84EVM — DAC38J84 四通道、16 位元、2.5 GSPS、1x-16x 內插 DAC 評估模組

 DAC3XJ8XEVM 是一款評估模組 (EVM),其設計旨在評估 DAC3XJ8X 系列的高速 JESD204B 介面 DAC(DAC37J82DAC37J84DAC38J82DAC38J84)。EVM 包括板載計時解決方案 (LMK04828)、變壓器耦合輸出、完整電源解決方案,以及易於使用的軟體 GUI 和 USB 介面。

DAC3XJ8XEVM 旨在與德州儀器的 JESD204B 模式產生器卡 TSW14J56EVM 無縫合作,其透過高速數據轉換器 Pro (HSDCPro) 軟體工具進行高速數據轉換器評估。DAC3XJ8XEVM 也設計來與包含 FMC 連接器的一流 FPGA (...)

使用指南: PDF
支援產品和硬體
有庫存
限制:
??asset.out-of-stock-ti_zh_TW??
無法提供
韌體

SLAC690 — TSW14J10EVM Xilinx Firmware Source

支援產品和硬體
韌體

TI204C-IP — Request for JESD204 rapid design IP

JESD204 快速設計 IP 被設計用於幫助 FPGA 工程師快速實現可運作的 JESD204 系統,從而加速開發過程。該 IP 的架構設計使得下游數位處理和其他應用邏輯能夠隔離於 JESD204 通訊協定的大多數性能和時序關鍵約束之外。該 IP 能夠幫助設計人員減少韌體開發時間並簡化 FPGA 的整合。

JESD204 快速設計 IP 無需權利金,用於 TI 高速資料轉換器。TI 將協助使用者配置初始連結,針對特定 FPGA 平台與 TI 資料轉換器 JMODE 之間的使用進行自訂。TI 將在 IP 測試完成並準備部署後,透過安全下載連結提供 IP。

JESD204 快速設計 IP 支援下列 (...)

支援產品和硬體
開發模組 (EVM) 的 GUI

DATACONVERTERPRO-SW — 高速資料轉換器 Pro GUI 安裝程式,v5.31

這款高速資料轉換器專業 GUI 是一款 PC(與 Windows® XP/7/10 相容)程式,旨在協助評估大多數 TI 高速資料轉換器 [類比轉數位轉換器 (ADC) 和數位轉類比轉換器 (DAC)] 和類比前端 (AFE) 平台。DATACONVERTERPRO-SW 旨在支援整個 TSW14xxx 系列資料擷取和模式產生卡,為時域和頻域中的資料轉換器分析提供強大且快速的解決方案,並支援單音、多音和調變訊號。此 GUI 也與 TI 模式產生 GUI 相容,可快速合成單音、多音和調變訊號。

使用者可以向 DATACONVERTERPRO-SW 提供自訂模式,以載入到 TI DAC。支援從 (...)

支援產品和硬體
開發模組 (EVM) 的 GUI

SLAC644 — DAC3XJ8XEVM Software

支援產品和硬體
開發模組 (EVM) 的 GUI

SLAC661 — TSW3xJ8xEVM Software

支援產品和硬體
模擬型號

DAC38J84 IBIS Model

SLAM197.ZIP (50 KB) - IBIS 模型
支援產品和硬體
模擬型號

DAC38RF8x IBIS-AMI Model (Rev. A)

SLAM343A.ZIP (24658 KB) - IBIS-AMI 模型
支援產品和硬體
參考設計

TIDA-00335 — 高頻寬、高頻發射器參考設計

此設計說明支援使用電流來源 DAC(例如含 TRF3704 調變器的 DAC38J84)之高頻寬與高頻應用所需的電路修改。  TRF3704 是一款 6GHz 調變器,能夠支援寬廣的 BB 頻寬。  DAC38J84 是 2.5GSPS 轉換器,可支援 600MHz 基頻頻寬。  這種組合有助於在高端通訊系統以往無法達到的頻率和頻寬下運作。

支援產品和硬體
參考設計

TIDA-00409 — 最高達 4-GHz 的 1-GHz 頻寬雙通道發射器參考設計

TSW38J84 EVM 參考設計提供了一個平台,可展示結合整合式 LO 的寬頻雙發射解決方案。  此參考設計運用 2.5GSPS DAC38J84 裝置,搭配高性能調變器:TRF3722(包括整合式 PLL/VCO)和 TRF3705。TRF3722 和 TRF3705 可結合使用,形成雙發射解決方案,藉由 TRF3722 為兩個調變器產生本機振盪器 (LO)。其中討論 DAC38J84 與調變器之間的介面以及顯示 DAC 與調變器結合性能的測量結果。這些測量結果說明頻寬性能、輸出三階截取性能、諧波失真和邊帶抑制性能。

支援產品和硬體
參考設計

TIDA-00684 — 高頻寬任意波形產生器參考設計:DC 或 AC 耦合,高壓輸出

在 TIDA-00684 參考設計中,開發了一個四通道的 TSW3080 評估模組 (EVM),展示如何透過與 DAC38J84 搭配使用的有源放大器介面,實現任意波形產生器的前端設計。DAC38J84 提供四個 DAC 通道,每通道具有 16 位元解析度,最高更新率為 2.5 GSPS。THS3217 提供寬頻差動轉單端輸出。THS3095 提供最高可達 26 VP-P 的高動態範圍輸出。LMH5401 提供北極寬頻的差動輸出。所有這些通道都提供 DC 耦合介面,具備以高效能水準驅動 50Ω 的能力。本設計亦包含一個作為比較用途的參考變壓器路徑。
支援產品和硬體
參考設計

TIDA-00996 — 同步多發送器參考設計:多個 DAC 實現時間對準的方法

為了進一步提升現代行動通訊系統的通訊範圍、資料速率與可靠性,系統設計人員持續強調多天線發射系統的應用,以達成空間多樣性與空間多工的組合。此類實作可進一步補償傳輸媒介中的路徑損耗與多重路徑效應。這些設計也有潛力提升傳輸距離與資料速率,同時改善系統的穩定性。搭配波束成形技術的多天線系統也能更有效聚焦發射能量,使系統在提升發射距離的同時,有潛力縮小天線體積。越來越多行動通訊與雷達系統已開始在其設計中採用多天線發射器。

針對此類多天線發射器的實作,每個獨立的發射器都需要數位類比轉換器 (DAC) 來將數位位元轉換為射頻訊號。多個發射器與其相關的天線也必須在時間上同步。此設計可採用 JESD204B (...)

支援產品和硬體
參考設計

TIDEP0034 — 連接至寬頻 ADC 和 DAC 且具有 JESD204B 的 66AK2L06 DSP+ARM 處理器

對於目前使用 FPGA 或 ASIC 連接高速資料轉換器的開發人員,因其需要透過提升性能並大幅降低成本、功耗和尺寸來加快上市速度,此參考設計十分適合,因為其中包括首款整合了 JESD204B 介面和數位前端 (DFE) 處理功能的廣泛可用型處理器。連接到 ADC12J4000 和 DAC38J84 後,可為測試和測量及國防應用提供高效解決方案。

支援產品和硬體
參考設計

TIDEP0060 — 使用 DSP+ARM SoC 的最佳化雷達系統參考設計

對於目前使用 FPGA 或 ASIC 連接高速資料轉換器的現代雷達系統開發人員,因其需要透過提升性能並大幅降低成本、功耗和尺寸來加快上市速度,此參考設計十分適合,因為其中包括首款整合了 JESD204B 介面和數位前端 (DFE) 處理功能的廣泛可用型處理器。連接至 ADC14X250 和 DAC38J84 可為雷達、電子作戰、運算平台和轉發器等航空電子與國防應用提供高效率的解決方案。
支援產品和硬體
參考設計

TIDEP0081 — 使用 66AK2L06 JESD204B 連接 ADC32RF80 的寬頻接收器參考設計

對於目前使用 FPGA 或 ASIC 將高速資料轉換器連接至基頻處理器的寬頻接收器系統開發人員而言,若需加快上市時程、提升效能並大幅降低成本、功耗與體積,這項參考設計即為理想解決方案。本參考設計包含首款廣泛可用、整合 JESD204B 介面與數位前端處理 (DFE) 的處理器。將 ADC32RF80 連接至 DAC38J84,能為航太與國防、測試與量測以及工業應用提供高效率解決方案。
支援產品和硬體
封裝 針腳 CAD 符號、佔位空間與 3D 模型
FCCSP (AAV) 144 Ultra Librarian

訂購與品質

建議產品可能具有與此 TI 產品相關的參數、評估模組或參考設計。

支援與培訓

內含 TI 工程師技術支援的 TI E2E™ 論壇

內容係由 TI 和社群貢獻者依「現狀」提供,且不構成 TI 規範。檢視使用條款

若有關於品質、封裝或訂購 TI 產品的問題,請參閱 TI 支援。​​​​​​​​​​​​​​

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