SN74LV244A

활성

3상 출력을 지원하는 8채널, 2V~5.5V 버퍼

제품 상세 정보

Technology family LV-A Number of channels 8 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
Technology family LV-A Number of channels 8 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
SOIC (DW) 20 131.84 mm² (12.8 mm × 10.3 mm) TSSOP (PW) 20 41.6 mm² (6.5 mm × 6.4 mm) VQFN (RKS) 20 11.25 mm² (4.5 mm × 2.5 mm) VSSOP (DGS) 20 24.99 mm² (5.1 mm × 4.9 mm) VQFN (RGY) 20 15.75 mm² (4.5 mm × 3.5 mm) SSOP (DB) 20 56.16 mm² (7.2 mm × 7.8 mm) SOP (NS) 20 98.28 mm² (12.6 mm × 7.8 mm) TVSOP (DGV) 20 32 mm² (5 mm × 6.4 mm)
  • V CC operation of 2 V to 5.5 V
  • Maximum t pd of 6.5 ns at 5 V
  • Typical V OLP (output ground bounce) <0.8 V at V CC = 3.3 V, T A = 25°C
  • Typical V OHV (output V OH undershoot) >2.3 V at V CC = 3.3 V, T A = 25°C
  • Support mixed-mode voltage operation on all ports
  • I off supports partial-power-down mode operation
  • Latch-up performance exceeds 250-mA per JESD 17
  • V CC operation of 2 V to 5.5 V
  • Maximum t pd of 6.5 ns at 5 V
  • Typical V OLP (output ground bounce) <0.8 V at V CC = 3.3 V, T A = 25°C
  • Typical V OHV (output V OH undershoot) >2.3 V at V CC = 3.3 V, T A = 25°C
  • Support mixed-mode voltage operation on all ports
  • I off supports partial-power-down mode operation
  • Latch-up performance exceeds 250-mA per JESD 17

The SN74LV244A octal buffers and line drivers are designed for 2-V to 5.5-V V CC operation.

The SN74LV244A devices are designed specifically to improve both performance and density of the 3-state memory address drivers, clock drivers, and bus-oriented receivers and transmitters. These devices are organized as two 4-bit line drivers with separate output-enable ( OE) inputs.

The SN74LV244A octal buffers and line drivers are designed for 2-V to 5.5-V V CC operation.

The SN74LV244A devices are designed specifically to improve both performance and density of the 3-state memory address drivers, clock drivers, and bus-oriented receivers and transmitters. These devices are organized as two 4-bit line drivers with separate output-enable ( OE) inputs.

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기술 자료

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* 데이터 시트 SN74LV244A Octal Buffers and Drivers With 3-State Outputs datasheet (Rev. R) PDF | HTML 2023. 8. 1

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

14-24-LOGIC-EVM — 14핀~24핀 D, DB, DGV, DW, DYY, NS 및 PW 패키지용 로직 제품 일반 평가 모듈

14-24-LOGIC-EVM 평가 모듈(EVM)은 14핀~24핀 D, DW, DB, NS, PW, DYY 또는 DGV 패키지에 있는 모든 로직 장치를 지원하도록 설계되었습니다.

사용 설명서: PDF | HTML
지원되는 제품 및 하드웨어
재고 있음
제한:
??asset.out-of-stock-ti_ko_KR??
이용할 수 없음
평가 보드

14-24-NL-LOGIC-EVM — 14핀~24핀 비 리드 패키지용 로직 제품 일반 평가 모듈

14-24-NL-LOGIC-EVM은 14핀~24핀 BQA, BQB, RGY, RSV, RJW 또는 RHL 패키지가 있는 로직 또는 변환 장치를 지원하도록 설계된 유연한 평가 모듈(EVM)입니다.

사용 설명서: PDF | HTML
지원되는 제품 및 하드웨어
재고 있음
제한:
??asset.out-of-stock-ti_ko_KR??
이용할 수 없음
시뮬레이션 모델

SN74LV244A Behavioral SPICE Model

SCEM653.ZIP (7 KB) - PSpice 모델
지원되는 제품 및 하드웨어
시뮬레이션 모델

SN74LV244A IBIS Model (Rev. A)

SCEM137 (18 KB) - IBIS 모델
지원되는 제품 및 하드웨어
레퍼런스 디자인

TIDEP0022 — BiSS C 마스터 인터페이스가 통합된 ARM MPU 레퍼런스 설계

Implementation of BiSS C Master protocol on Industrial Communication Sub-System (PRU-ICSS). The design provides full documentation and source code for Programmable Realtime Unit (PRU).

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TIDEP0035 — HIPERFACE DSL 마스터 인터페이스가 통합된 ARM MPU 레퍼런스 디자인

이 레퍼런스 설계는 PRU-ICSS(산업용 통신 서브시스템)에서 HIPERFACE DSL 마스터 프로토콜을 구현합니다. 2선 인터페이스를 통해 위치 피드백 와이어를 모터 케이블에 통합할 수 있습니다.  AM437x PRU-ICSS 펌웨어와 TIDA-00177 트랜시버 레퍼런스 설계로 구성됩니다.

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레퍼런스 디자인

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This reference design implements EnDat 2.2 Master protocol stack and hardware interface based on HEIDENHAIN EnDat 2.2 standard for position or rotary encoders. The design is composed of EnDat 2.2 Master protocol stack, half-duplex communications using RS-485 transceivers and the line termination (...)

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TIDEP0054 — 변전소 자동화를 위한 병렬 중복 프로토콜(PRP) 이더넷 레퍼런스 설계

이 레퍼런스 설계는 스마트 그리드 전송 및 배전 네트워크의 변전소 자동화 장비에 안정성이 높고 지연 시간이 낮은 네트워크 통신을 위한 레퍼런스 설계입니다. PRU-ICSS를 사용해 IEC 62439 표준의 PRP(병렬 중복 프로토콜) 사양을 지원합니다. 이 레퍼런스 설계는 FPGA 접근 방식에 대한 저렴한 대안이며, 추가 부품 없이 IEC 61850 지원과 같은 기능을 추가할 수 있는 유연성과 성능을 제공합니다.

지원되는 제품 및 하드웨어
패키지 CAD 기호, 풋프린트 및 3D 모델
SOIC (DW) 20 Ultra Librarian
TSSOP (PW) 20 Ultra Librarian
VQFN (RKS) 20 Ultra Librarian
VSSOP (DGS) 20 Ultra Librarian
VQFN (RGY) 20 Ultra Librarian
SSOP (DB) 20 Ultra Librarian
SOP (NS) 20 Ultra Librarian
TVSOP (DGV) 20 Ultra Librarian

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