The ADS61B49 (ADS61B29) is a 14-bit (12-bit) A/D converter with a sampling rate up to 250 MSPS. It combines high dynamic performance and low power consumption in a compact 48-QFN package. An integrated analog buffer makes it well-suited for multi-carrier, wide bandwidth communications applications. The buffer maintains constant performance and input impedance across a wide frequency range.
The ADS61B49 (ADS61B29) has fine gain options that can be used to improve SFDR performance at lower full-scale input ranges. It includes a dc offset correction loop that can be used to cancel the ADC offset. Both Double Data Rate (DDR) LVDS and parallel CMOS digital output interfaces are available. At lower sampling rates, the ADC automatically operates at scaled down power with no loss in performance.
It includes internal references while the traditional reference pins and associated decoupling capacitors have been eliminated. The device is specified over the industrial temperature range (–40°C to 85°C).
| Top-Dokumentation | Typ | Titel | Format-Optionen | Neueste englische Version herunterladen | Datum |
|---|---|---|---|---|---|
| * | Datenblatt | ADS61Bx9 14-/12-Bit, 250MSPS ADCs With Integrated Analog Buffer datasheet (Rev. C) | PDF | HTML | 20.05.2026 | |
| Anwendungshinweis | Design Considerations for Avoiding Timing Errors during High-Speed ADC, LVDS Dat (Rev. A) | 22.05.2015 | |||
| Anwendungshinweis | Why Use Oversampling when Undersampling Can Do the Job? (Rev. A) | 19.07.2013 | |||
| Anwendungshinweis | Driving High-Speed ADCs: Circuit Topologies and System-Level Parameters (Rev. A) | 10.09.2010 | |||
| Anwendungshinweis | Smart Selection of ADC/DAC Enables Better Design of Software-Defined Radio | 28.04.2009 | |||
| Anwendungshinweis | CDCE62005 as Clock Solution for High-Speed ADCs | 04.09.2008 | |||
| Anwendungshinweis | CDCE72010 as a Clocking Solution for High-Speed Analog-to-Digital Converters | 08.06.2008 | |||
| Anwendungshinweis | Phase Noise Performance and Jitter Cleaning Ability of CDCE72010 | 02.06.2008 | |||
| Anwendungshinweis | QFN Layout Guidelines | 28.07.2006 |
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JITTER-SNR-CALC can be used for calculating theoretical Signal to Noise (SNR) performance of ADCs based on input frequency and clock jitter.
| Gehäuse | Pins | CAD-Symbole, Footprints und 3D-Modelle |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |
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