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ADC12QJ1600

AKTIV

4-Kanal-ADC mit 12 Bit und 1,6 GSPS mit JESD204C-Schnittstelle und integriertem Taktgeber

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Datenblatt

ADC12QJ1600

AKTIV
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Produktdetails

Sample rate (max) (Msps) 1600 Resolution (Bits) 12 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 1910 Architecture Folding Interpolating SNR (dB) 57.4 ENOB (Bits) 9 SFDR (dB) 64 Operating temperature range (°C) -40 to 85 Input buffer Yes
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FCCSP (AAV) 144 100 mm² 10 x 10
  • ADC Core:
    • Resolution: 12 Bit
    • Maximum sampling rate: 1.6GSPS
    • Non-interleaved architecture
    • Internal dither reduces high-order harmonics
  • Performance specifications (–1dBFS):
    • SNR (100MHz): 57.4dBFS
    • ENOB (100MHz): 9.1 Bits
    • SFDR (100MHz): 64dBc
    • Noise floor (–20dBFS): –147dBFS
  • Full-scale input voltage: 80mVPP-DIFF
  • Full-power input bandwidth: 6GHz
  • JESD204C Serial data interface:
    • Support for 2 to 8 (Quad, Dual channel) or 1 to 4 (Single channel) total SerDes lanes
    • Maximum baud-rate: 17.16Gbps
    • 64B/66B and 8B/10B encoding modes
    • Subclass-1 support for deterministic latency
    • Compatible with JESD204B receivers
  • Optional internal sampling clock generation
    • Internal PLL and VCO (7.2 to 8.2GHz)
  • SYSREF Windowing eases synchronization
  • Four clock outputs simplify system clocking
    • Reference clocks for FPGA or adjacent ADC
    • Reference clock for SerDes transceivers
  • Timestamp input and output for pulsed systems
  • Power consumption (1GSPS):
    • Quad Channel: 477mW/channel
    • Dual channel: 700mW/channel
    • Single channel: 1000mW
  • Power supplies: 1.1V, 1.9V
  • ADC Core:
    • Resolution: 12 Bit
    • Maximum sampling rate: 1.6GSPS
    • Non-interleaved architecture
    • Internal dither reduces high-order harmonics
  • Performance specifications (–1dBFS):
    • SNR (100MHz): 57.4dBFS
    • ENOB (100MHz): 9.1 Bits
    • SFDR (100MHz): 64dBc
    • Noise floor (–20dBFS): –147dBFS
  • Full-scale input voltage: 80mVPP-DIFF
  • Full-power input bandwidth: 6GHz
  • JESD204C Serial data interface:
    • Support for 2 to 8 (Quad, Dual channel) or 1 to 4 (Single channel) total SerDes lanes
    • Maximum baud-rate: 17.16Gbps
    • 64B/66B and 8B/10B encoding modes
    • Subclass-1 support for deterministic latency
    • Compatible with JESD204B receivers
  • Optional internal sampling clock generation
    • Internal PLL and VCO (7.2 to 8.2GHz)
  • SYSREF Windowing eases synchronization
  • Four clock outputs simplify system clocking
    • Reference clocks for FPGA or adjacent ADC
    • Reference clock for SerDes transceivers
  • Timestamp input and output for pulsed systems
  • Power consumption (1GSPS):
    • Quad Channel: 477mW/channel
    • Dual channel: 700mW/channel
    • Single channel: 1000mW
  • Power supplies: 1.1V, 1.9V

ADC12xJ1600 is a family of quad, dual and single channel, 12-bit, 1.6GSPS analog-to-digital converters (ADC). Low power consumption, high sampling rate and 12-bit resolution makes the ADC12xJ1600 suited for a variety of multi-channel communications and test systems.

Full-power input bandwidth (−3dB) of 6GHz enables direct RF sampling of L-band and S-band.

A number of clocking features are included to relax system hardware requirements, such as an internal phase-locked loop (PLL) with integrated voltage-controlled oscillator (VCO) to generate the sampling clock. Four clock outputs are provided to clock the logic and SerDes of the FPGA or ASIC. A timestamp input and output is provided for pulsed systems.

JESD204C serialized interface decreases system size by reducing the amount of printed circuit board (PCB) routing. Interface modes support from 2 to 8 lanes (dual and quad channel devices) or 1 to 4 lanes (for the single channel device), with SerDes baud-rates up to 17.16Gbps, to allow the optimal configuration for each application.

ADC12xJ1600 is a family of quad, dual and single channel, 12-bit, 1.6GSPS analog-to-digital converters (ADC). Low power consumption, high sampling rate and 12-bit resolution makes the ADC12xJ1600 suited for a variety of multi-channel communications and test systems.

Full-power input bandwidth (−3dB) of 6GHz enables direct RF sampling of L-band and S-band.

A number of clocking features are included to relax system hardware requirements, such as an internal phase-locked loop (PLL) with integrated voltage-controlled oscillator (VCO) to generate the sampling clock. Four clock outputs are provided to clock the logic and SerDes of the FPGA or ASIC. A timestamp input and output is provided for pulsed systems.

JESD204C serialized interface decreases system size by reducing the amount of printed circuit board (PCB) routing. Interface modes support from 2 to 8 lanes (dual and quad channel devices) or 1 to 4 lanes (for the single channel device), with SerDes baud-rates up to 17.16Gbps, to allow the optimal configuration for each application.
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Technische Dokumentation

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Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

ADC12QJ1600EVM — ADC12QJ1600-Evaluierungsmodul für den Quad-Channel, 12-Bit, 1,6 GSPS ADC mit JESD204C-Schnittstelle

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Benutzerhandbuch: PDF
Nicht verfügbar auf TI.com
Evaluierungsplatine

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Benutzerhandbuch: PDF
Nicht verfügbar auf TI.com
GUI für Evaluierungsmodul (EVM)

SBAC269 — ADC12QJ1600 Reference Design GUI

Unterstützte Produkte und Hardware

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Produkte
Highspeed-ADCs (≥ 10 MSPS)
  • ADC12QJ1600 — 4-Kanal-ADC mit 12 Bit und 1,6 GSPS mit JESD204C-Schnittstelle und integriertem Taktgeber
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Simulationsmodell

ADC09xJ800, ADC09xJ1300, ADC12xJ800 and ADC12xJ1600 IBIS-AMI Model (Rev. A)

SBAM512A.ZIP (22293 KB) - IBIS-AMI Model
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Simulationsmodell

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SBAM522.ZIP (52 KB) - S-Parameter Model
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PSPICE-FOR-TI — PSpice® für TI Design-und Simulationstool

PSpice® für TI ist eine Design- und Simulationsumgebung, welche Sie dabei unterstützt, die Funktionalität analoger Schaltungen zu evaluieren. Diese Design- und Simulationssuite mit vollem Funktionsumfang verwendet eine analoge Analyse-Engine von Cadence®. PSpice für TI ist kostenlos erhältlich und (...)
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