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产品详细信息

参数

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特性

  • Key Features
    • High-Performance Communications Infrastructure DSP (TCI6487/8)
    • Instruction Cycle Time: 1.25 ns to 0.83 ns (1.2-GHz Device); 1.25 ns to 1 ns (1-GHz Device)
    • Clock Rate: 800 MHz to 1.2 GHz (1.2-GHz Device); 800-MHz to 1-GHz (1-GHz Device)
    • Commercial Temperature and Extended Temperature
    • 3 TMS320C64x+™ DSP Cores; Six RSAs for CDMA Processing (2 per core)
    • One Receive Accelerator (RAC) [TCI6488 Only]
    • Enhanced VCP2/TCP2
    • Frame Synchronization Interface
    • 16-/32-Bit DDR2-667 Memory Controller
    • EDMA3 Controller
    • Antenna Interface
    • Two 1x Serial RapidIO® Links, v1.2 Compliant
    • One 1.8-V Inter-Integrated Circuit (I2C) Bus
    • Two 1.8-V McBSPs
    • 1000 Mbps Ethernet MAC (EMAC)
    • Six 64-Bit General-Purpose Timers
    • 16 General-Purpose I/O (GPIO) Pins
    • Internal Semaphore Module
    • System PLL and PLL Controller/DDR PLL and PLL Controller, Dedicated to DDR2 Memory Controller
  • High-Performance Communications Infrastructure DSP (TCI6487/8)
    • Instruction Cycle Time
      • 1.2-GHz Device: 1.25-ns to 0.83-ns(1)
      • 1-GHz Device: 1.25-ns to 1-ns
    • Clock Rate:
      • 1.2-GHz Device: 800-MHz to 1.2-GHz
      • 1-GHz Device: 800-MHz to 1-GHz
    • Eight 32-Bit Instructions/Cycle
    • Commercial Temperature
      • 1.2-GHz Device 0°C to 95°C
      • 1-GHz Device: 0°C to 100°C
    • Extented Temperature
      • 1.2-GHz Device -40°C to 95°C
      • 1-GHz Device: -40°C to 100°C
  • 3 TMS320C64x+™ DSP Cores
    • Dedicated SPLOOP Instructions
    • Compact Instructions (16-Bit)
    • Exception Handling
  • TMS320C64x+ Megamodule L1/L2 Memory Architecture
    • 256 K-Bit (32 K-Byte) L1P Program Cache [Direct Mapped]
    • 256 K-Bit (32 K-Byte) L1D Data Cache [2-Way Set-Associative]
    • 24 M-Bit (3072 K-Byte) Total L2 Unified Mapped RAM/Cache [Flexible Allocation]
      • Configurable at boot-time to 1 MB/1 MB/1 MB or 1.5 MB/1 MB/0.5 MB
    • 512 K-Bit (64 K-Byte) L3 ROM
  • One Receive Accelerator (RAC) [TCI6488 Only]
    • Performs Chip-Rate RX Functions
    • Up to 64 Macro-BTS Users
    • Up to 160 km cell size
  • Six RSAs for CDMA Processing (2 per core)
    • Dedicated RAKE, PATH_SEARCH and RACH_SEARCH Instructions
    • Transmit Processing Capability
  • Enhanced VCP2
    • Supports Over 694 7.95-Kbps AMR
  • Enhanced Turbo Decoder Coprocessor (TCP2)
    • Supports up to Eight 2-Mbps 3 GPP (6 Iterations)
  • Endianness: Little Endian, Big Endian
  • Frame Synchronization Interface
    • Time Alignment Between Internal Subsystems, External Devices/System
    • OBSAI RP1 Compliant for Frame Burst Data
    • Alternate Interfaces for non-RP1 and non-UMTS Systems
  • 16-/32-Bit DDR2-667 Memory Controller
  • EDMA3 Controller (64 Independent Channels)
  • Antenna Interface
    • 6 Configurable Links (Full Duplex)
    • Supports OBSAI RP3 Protocol, v1.0: 768-Mbps, 1.536-, 3.072-Gbps Link Rates
    • Supports CPRI Protocol V2.0: 614.4-Mbps, 1.2288-, 2.4576-Gbps Link Rates
    • Clock Input Independent or Shared with CPU (Selectable at Boot-Time)
  • Two 1x Serial RapidIO® Links, v1.2 Compliant
    • 1.25-, 2.5-, 3.125-Gbps Link Rates
    • Message Passing and DirectIO Support
    • Error Management Extensions and Congestion Control
  • One 1.8-V Inter-Integrated Circuit (I2C) Bus
  • Two 1.8-V McBSPs
  • 1000 Mbps Ethernet MAC (EMAC)
    • IEEE 802.3 Compliant
    • Supports SGMII, v1.8 Compliant
    • 8 Independent Transmit (TX) and 8 Indepent Receive (RX) Channels
  • Six 64-Bit General-Purpose Timers
    • Configurable up to Twelve 32-Bit Timers
    • Configurable in a Watchdog Timer mode
  • 16 General-Purpose I/O (GPIO) Pins
  • Internal Semaphore Module
    • Software Method to Control Access to Shared Resources
    • 32 General Purpose Semaphore Resources
  • System PLL and PLL Controller
  • DDR PLL and PLL Controller, Dedicated to DDR2 Memory Controller
  • IEEE-1149.1 and IEEE-1149.6 (JTAG™) Boundary-Scan-Compatible
  • 561-Pin Ball Grid Array (BGA) Packages (CUN, GUN, or ZUN Suffix), 0.8-mm Ball Pitch
  • 0.065-µm/7-Level Cu Metal Process (CMOS)
  • SmartReflex™ Class 0 Enabled - 0.9-V to 1.2-V Adaptive Core Voltage
  • 1.8-V, 1.1-V I/Os

(1)Note: Advance information is presented in this document for the TCI6487 1.2-GHz device. The TCI6487/8 1.0-GHz DSP is a fully-qualified device.
All other trademarks are the property of their respective owners.

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描述

The TMS320C64x+ DSPs (including the TMS320TCI6487/8 device) are the highest-performance communications infrastructure DSP generation in the TMS320C6000™ DSP platform.

The TCI6487/8 device is based on the third-generation high-performance, advanced VelociTI™ very-long-instruction-word (VLIW) architecture developed by Texas Instruments (TI). It is designed specifically for wireless infrastructure baseband applications, providing an ideal platform for UMTS, TD-SCDMA, Wi-MAX and GSM/EDGE Macro, Micro, Pico, and Enterprise BTS; moreover, the device enables System-on-Chip (SoC) solutions in video and telecom infrastructure and medical imaging applications.

The C64x+™ devices are upward code-compatible from previous devices that are part of the C6000™ DSP platform.

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技术文档

= TI 精选相关文档
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类型 标题 下载最新的英文版本 日期
* 数据表 TMS320TCI6487/8 Communications Infrastructure Digital Signal Processor 数据表 2011年 4月 11日
* 勘误表 TMS320TCI6487/88 DSP Silicon Errata (Silicon Revs. 2.1, 2.0, 1.3, 1.2, 1.1, 1.0) 2011年 3月 11日
应用手册 Error Detection and Correction Mechanism of TMS320C64x+/C674x 2013年 7月 19日
用户指南 TMS320TCI6487/88 DSP EMAC/MDIO Module Reference Guide 2012年 3月 2日
应用手册 Tuning VCP2 and TCP2 Bit Error Rate Performance Application Note 2011年 2月 11日
应用手册 TMS320TCI6487/88 Hardware Design Guide 2010年 8月 3日
应用手册 TMS320C6457/TMS320TCI6484/TMS320TCI6487/88 DDR2 Implementation Guidelines 2010年 1月 28日
用户指南 TMS320TCI648x DSP Viterbi-Decoder Coprocessor 2 (VCP2) User's Guide 2009年 12月 8日
应用手册 TMS320TCI648x Antenna Interface Programming 2009年 11月 4日
应用手册 TMS320TCI6487/88 Power Consumption Summary 2009年 9月 24日
应用手册 TMS320TCI6488 Memory Access Performance 2009年 6月 30日
用户指南 TMS320TCI6487/8 Chip Interrupt Controller (CIC) User's Guide 2008年 8月 20日
用户指南 TMS320TCI6487/8 DSP Power/Sleep Controller (PSC) User's Guide 2008年 8月 15日
用户指南 TMS320TCI6487/8 Semaphore User's Guide 2008年 2月 6日
应用手册 TMS320TCI6488 SERDES Implementation Guidelines 2007年 8月 21日
用户指南 TMS320TCI6488 Frame Synchronization User's Guide 2007年 7月 5日
用户指南 TMS320TCI6487 Antenna Interface User's Guide 2007年 6月 26日
应用手册 TMS30TCI6488 RAC Internal Precisions 2007年 5月 4日
更多文献资料 TMS320TCI6488 DSP Platform Product Bulletin 2007年 1月 10日
应用手册 TMS320TCI TCP2 Channel Density 2006年 12月 13日

设计与开发

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软件开发

IDE、配置、编译器和调试器 下载
C6000 代码生成工具 - 编译器
C6000-CGT — TI C6000 C/C++ 编译器和汇编语言工具支持开发适用于 TI C6000 数字信号处理器平台的应用,包括 C66x 多核处理器、C674x 和 C64x+ 单核数字信号处理器。
特性
  • 在 v8.3.0 和更高版本的 C6000 代码生成工具中提供:
    • 支持 C++14 标准 ISO/IEC 14882:2014(不再支持 C++03)
  • 在 v8.2.0 和更高版本的 C6000 代码生成工具中提供:
    • 将浮点值转换为无符号字符或短整型字符时,不再生成 RTS 库调用
    • 提高了 OpenCL-C 矢量类型的性能
  • 在 v8.1.0 和更高版本的 C6000 代码生成工具中提供:
    • 编译 OpenCL-C 内核时,缩短了编译时间,减小了内存使用量

TI 编译器支持

TI 拥有一个快速响应的活跃 E2E™ 社区,该社区为 TI 编译器提供了支持。
IDE、配置、编译器和调试器 下载
适用于多核处理器的 Code Composer Studio (CCS) 集成开发环境 (IDE)
CCSTUDIO-KEYSTONE

下载最新 Code Composer Studio 版本

Code Composer Studio™ - 用于包括 KeyStone 处理器在内的多核 DSP 和 ARM 的集成开发环境

 

  • CCS 最新版本 - 单击下面可以下载指定主机平台的 CCSv6。
  • 其他下载 - 有关完整下载的列表,请访问 CCS 下载站点
  • 免费使用 CCS - 将生成免费许可证,支持使用低成本的 XDS100 调试探针或带有板载调试探针的电路板。还为全功能评估许可证提供 90 天的延长期。

 

Windows        Linux     

Code Composer Studio 是一种集成开发环境 (IDE),支持 TI 的微控制器和嵌入式处理器产品系列。Code Composer Studio 包含一整套用于开发和调试嵌入式应用的工具。它包含了用于优化的 C/C++ 编译器、源码编辑器、项目构建环境、调试器、描述器以及多种其他功能。直观的 IDE 提供了单个用户界面,可帮助您完成应用开发流程的每个步骤。熟悉的工具和界面使用户能够比以前更快地入手。Code Composer Studio 将 Eclipse 软件框架的优点和 TI 先进的嵌入式调试功能相结合,为嵌入式开发人员提供了一个引人注目、功能丰富的开发环境。

其他信息

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设计工具和仿真

仿真模型 下载
SPRM337A.ZIP (517 KB) - IBIS Model
仿真模型 下载
SPRM338A.ZIP (128 KB) - BSDL Model
仿真模型 下载
SPRM339A.ZIP (134 KB) - BSDL Model

CAD/CAE 符号

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(CUN) 561 了解详情

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