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  • RM41L232 16 位和 32 位 RISC 闪存微控制器

    • ZHCSCX9 October   2014 RM41L232 , TMS470R1A288 , TMS470R1A384 , TMS470R1A64 , TMS470R1B1M , TMS470R1B512 , TMS470R1B768

      PRODUCT PREVIEW Information. Product in design phase of development. Subject to change or discontinuance without notice.  

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  • RM41L232 16 位和 32 位 RISC 闪存微控制器
  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能方框图
  2. 2修订历史记录
  3. 3器件封装和引脚功能
    1. 3.1 PZ QFP 封装引脚分配（100 引脚）
    2. 3.2 引脚配置和功能
      1. 3.2.1  高端定时器 (N2HET)
      2. 3.2.2  增强型正交编码器脉冲模块 (eQEP)
      3. 3.2.3  通用输入/输出 (GIO)
      4. 3.2.4  控制器局域网络接口模块 (DCAN1，DCAN2)
      5. 3.2.5  多缓冲串行外设接口 (MibSPI1)
      6. 3.2.6  标准串行外设接口 (SPI2)
      7. 3.2.7  本地互连网络控制器 (LIN)
      8. 3.2.8  多缓冲模数转换器 (MibADC)
      9. 3.2.9  系统模块
      10. 3.2.10 错误信令模块 (ESM)
      11. 3.2.11 主振荡器
      12. 3.2.12 测试/调试接口
      13. 3.2.13 闪存
      14. 3.2.14 内核电源
      15. 3.2.15 I/O 电源
      16. 3.2.16 内核和 I/O 电源接地基准
    3. 3.3 输出复用和控制
      1. 3.3.1 输出多路复用的注意事项
      2. 3.3.2 多路复用控制寄存器的通用规则
    4. 3.4 特定复用选项
      1. 3.4.1 eQEP 输入过滤
        1. 3.4.1.1 eQEPA 输入
        2. 3.4.1.2 eQEPB 输入
        3. 3.4.1.3 eQEPI 输入
        4. 3.4.1.4 eQEPS 输入
      2. 3.4.2 N2HET PIN_nDISABLE 输入端口
  4. 4规范
    1. 4.1  自然通风运行温度范围内的最大绝对值，
    2. 4.2  处理额定值
    3. 4.3  上电小时数 (POH)
    4. 4.4  建议的运行条件
    5. 4.5  建议时钟域运行条件下的开关特性
    6. 4.6  要求等待状态
    7. 4.7  推荐运行条件内的功耗
    8. 4.8  PZ 的热阻特性
    9. 4.9  推荐运行条件下的输入/输出电气特性
    10. 4.10 输出缓冲器驱动强度
    11. 4.11 输入时序
    12. 4.12 输出时序
  5. 5系统信息和电气技术规范
    1. 5.1  电压监视器特性
      1. 5.1.1 重要考虑
      2. 5.1.2 电压监视器运行
      3. 5.1.3 电源过滤
    2. 5.2  电源排序和加电复位
      1. 5.2.1 加电顺序
      2. 5.2.2 断电序列
      3. 5.2.3 加电复位：nPORRST
        1. 5.2.3.1 nPORRST 电气和时序要求
    3. 5.3  热复位 (nRST)
      1. 5.3.1 热复位的原因
      2. 5.3.2 nRST 时序要求
    4. 5.4  ARM Cortex-R4 CPU 信息
      1. 5.4.1 ARM Cortex-R4 CPU 的特性概要
      2. 5.4.2 由软件启用的 ARM Cortex-R4 CPU 的功能
      3. 5.4.3 双内核执行
      4. 5.4.4 GCLK 之后的双重 CPU 时钟树
      5. 5.4.5 ARM Cortex-R4 CPU 用于安全目的的比较模块 (CCM)
      6. 5.4.6 CPU 自检
        1. 5.4.6.1 针对 CPU 自检的应用序列
        2. 5.4.6.2 CPU 自检时钟配置
        3. 5.4.6.3 CPU 自检范围
    5. 5.5  时钟
      1. 5.5.1 时钟源
        1. 5.5.1.1 主振荡器
          1. 5.5.1.1.1 针对主振荡器的时序要求
        2. 5.5.1.2 低功耗振荡器
          1. 5.5.1.2.1 特性
          2. 5.5.1.2.2 LPO 电气和时序技术规格
        3. 5.5.1.3 锁相环 (PLL) 时钟模块
          1. 5.5.1.3.1 方框图
          2. 5.5.1.3.2 PLL 时序技术规格
      2. 5.5.2 时钟域
        1. 5.5.2.1 时钟域说明
        2. 5.5.2.2 将时钟域映射到器件模块
      3. 5.5.3 时钟测试模式
    6. 5.6  时钟监视
      1. 5.6.1 时钟监视时序
      2. 5.6.2 外部时钟 (ECLK) 输出功能
      3. 5.6.3 双时钟比较器
        1. 5.6.3.1 特性
        2. 5.6.3.2 DCC 时钟源中断的映射
    7. 5.7  去毛刺脉冲滤波器
    8. 5.8  器件存储器映射
      1. 5.8.1 存储器映射图
      2. 5.8.2 存储器映射表
      3. 5.8.3 主器件/从器件访问权限
    9. 5.9  闪存存储器
      1. 5.9.1 闪存存储器配置
      2. 5.9.2 闪存模块的主要特性
      3. 5.9.3 针对闪存访问的 ECC 保护
      4. 5.9.4 闪存访问速度
    10. 5.10 程序闪存的闪存编程和擦除时序
    11. 5.11 闪存编程和擦除时序数据闪存
    12. 5.12 紧耦合 RAM 接口模块
      1. 5.12.1 特性
      2. 5.12.2 TCRAMW ECC 支持
    13. 5.13 用于外设 RAM 访问的奇偶校验保护
    14. 5.14 片载 SRAM 初始化和测试
      1. 5.14.1 使用 PBIST 的片载 SRAM 自检
        1. 5.14.1.1 特性
        2. 5.14.1.2 PBIST RAM 组
      2. 5.14.2 片载 SRAM 自动初始化
    15. 5.15 矢量中断管理器
      1. 5.15.1 VIM 特性
      2. 5.15.2 中断请求分配
    16. 5.16 实时中断模块
      1. 5.16.1 特性
      2. 5.16.2 方框图
      3. 5.16.3 时钟源选项
    17. 5.17 错误信令模块
      1. 5.17.1 特性
      2. 5.17.2 ESM 通道分配
    18. 5.18 复位/异常中断/错误状态
    19. 5.19 数字窗口式看门狗
    20. 5.20 调试子系统
      1. 5.20.1 方框图
      2. 5.20.2 调试组件内存映射
      3. 5.20.3 JTAG 识别代码
      4. 5.20.4 调试 ROM
      5. 5.20.5 JTAG 扫描接口时序
      6. 5.20.6 高级 JTAG 安全模块
      7. 5.20.7 边界扫描链
  6. 6外设信息和电气技术规范
    1. 6.1 外设图例
    2. 6.2 多缓冲12位模数转换器
      1. 6.2.1 特性
      2. 6.2.2 事件触发选项
        1. 6.2.2.1 MIBADC 事件触发接线
      3. 6.2.3 ADC 电气和时序技术规格
      4. 6.2.4 性能（精度）技术规格
        1. 6.2.4.1 MibADC 非线性误差
        2. 6.2.4.2 MibADC 总误差
    3. 6.3 通用输入/输出
      1. 6.3.1 特性
    4. 6.4 增强型高端定时器 (N2HET)
      1. 6.4.1 特性
      2. 6.4.2 N2HET RAM 组织结构
      3. 6.4.3 输入时序技术规格
      4. 6.4.4 N2HET 校验
        1. 6.4.4.1 使用双时钟比较器 (DCC) 的输出监视
      5. 6.4.5 禁用 N2HET 输出
      6. 6.4.6 高端定时器发送单元 (N2HET)
        1. 6.4.6.1 特性
        2. 6.4.6.2 触发连接
    5. 6.5 控制器局域网络 (DCAN)
      1. 6.5.1 特性
      2. 6.5.2 电气和时序技术规格
    6. 6.6 本地互连网络接口 (LIN)
      1. 6.6.1 LIN 特性
    7. 6.7 多缓冲/标准串行外设接口
      1. 6.7.1 特性
      2. 6.7.2 MibSPI 发送和接收 RAM 组织结构
      3. 6.7.3 MibSPI 发送触发事件
        1. 6.7.3.1 MIBSPI1 事件触发接线
      4. 6.7.4 MibSPI/SPI 主控模式 I/O 时序规范
      5. 6.7.5 SPI 受控模式 I/O 时序
    8. 6.8 增强型正交编码器 (eQEP)
      1. 6.8.1 针对 eQEPx 模块的时钟使能控制
      2. 6.8.2 使用 eQEP 相位误差
      3. 6.8.3 到 eQEPx 模块的输入连接
      4. 6.8.4 增强型正交编码器脉冲 (eQEPx) 时序
  7. 7器件和文档支持
    1. 7.1 器件支持
      1. 7.1.1 开发支持
        1. 7.1.1.1 开始使用
      2. 7.1.2 器件命名规则
    2. 7.2 文档支持
      1. 7.2.1 德州仪器 (TI) 相关文档
    3. 7.3 社区资源
    4. 7.4 商标
    5. 7.5 静电放电警告
    6. 7.6 术语表
    7. 7.7 器件识别码寄存器
    8. 7.8 芯片识别寄存器
    9. 7.9 模块认证
      1. 7.9.1 DCAN 认证
      2. 7.9.2 LIN 认证
        1. 7.9.2.1 LIN 主控模式
        2. 7.9.2.2 LIN 受控模式 - 固定波特率
        3. 7.9.2.3 LIN 受控模式 - 自适应波特率
  8. 8机械、封装和可订购产品附录
    1. 8.1 封装信息
  9. 重要声明
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DATA SHEET

RM41L232 16 位和 32 位 RISC 闪存微控制器

本资源的原文使用英文撰写。 为方便起见，TI 提供了译文；由于翻译过程中可能使用了自动化工具，TI 不保证译文的准确性。 为确认准确性，请务必访问 ti.com 参考最新的英文版本（控制文档）。

1 器件概述

1.1 特性

  • 针对安全关键应用的高性能微控制器
    • 运行在锁步中的双中央处理单元 (CPU)
    • 闪存和 RAM 接口上的 ECC
    • 针对 CPU 和片上 RAM 的内置自检
    • 带有错误引脚的错误信令模块
    • 电压和时钟监视
  • ARM®Cortex®-R4 32 位 RISC CPU
    • 带有 8 级管线的高效 1.66 DMIPS/MHz
    • 8 区域内存保护单元
    • 带有第三方支持的开放式架构
  • 运行条件
    • 80MHz 系统时钟
    • 内核电源电压 (VCC)：标称 1.2V
    • I/O 电源电压 (VCCIO)：标称 3.3V
    • ADC 电源电压 (VCCAD)：标称 3.3V
  • 集成存储器
    • 128KB 且支持 ECC 的程序闪存
    • 支持 ECC 的 32KB RAM
    • 支持 ECC、用于仿真 EERPOM 的 16KB 闪存
  • Hercules™ 通用平台架构
    • 系列间一致的存储器映射
    • 实时中断 (RTI) 定时器（操作系统 (OS) 定时器）
    • 96 通道矢量中断模块 (VIM)
    • 2 通道循环冗余校验器 (CRC)
  • 带有内置跳周检测器的调频锁相环 (FMPLL)
  • IEEE 1149.1 JTAG，边界扫描和 ARM CoreSight™ 组件
  • 高级 JTAG 安全模块 (AJSM)
  • 多通信接口
    • 两个控制器局域网 (CAN) 控制器 (DCAN)
      • DCAN1 - 32 个具有奇偶校验保护的邮箱
      • DCAN2 - 16 个具有奇偶校验保护的邮箱
      • 与 CAN 协议 2.0B 版兼容
    • 多通道缓冲串行外设接口 (MibSPI) 模块
      • 128 个具有奇偶校验保护的字
    • 两个标准串行外设接口 (SPI) 模块
    • 支持本地互连网络 (LIN 2.1) 接口的 UART (SCI) 接口
  • 高端定时器 (N2HET) 模块
    • 多达 19 个可编程引脚
    • 带有奇偶校验保护的 128 字指令 RAM
    • 专用高端定时器传输单元 (HTU)
  • 增强型正交编码器脉冲 (eQEP) 模块
    • 电机位置编码器接口
  • 12 位多通道缓冲模数转换器 (ADC) 模块
    • 16 个通道
    • 64 个具有奇偶校验保护的结果缓冲器
  • 多达 45 个通用 I/O (GPIO) 功能引脚
    • 8 个专用 GPIO 引脚，最多带有 8 个外部中断
  • 封装
    • 100 引脚四方扁平封装 (PZ) [绿色环保]

1.2 应用

  • 工业安全应用
    • 工业自动化
    • 安全可编程逻辑控制器 (PLC)
    • 发电和配电
    • 涡轮机和风力发动机
    • 电梯和自动扶梯
  • 医疗应用
    • 呼吸机
    • 除颤器
    • 输液泵和胰岛素泵
    • 放射治疗
    • 机器人外科手术

1.3 说明

RM41L232 器件是用于安全系统的高性能微控制器系列。 该安全架构包括锁步中的双 CPU，CPU 和内存内置自检 (BIST) 逻辑，闪存和数据 SRAM 上的 ECC，外设存储器上的奇偶校验以及外设 IO 上的回路功能。

RM41L232 器件集成了 ARM Cortex-R4 CPU，该 CPU 提供高效 1.66 DMIPS/MHz，运行频率高达 80MHz，可提供高达 132 DMIPS。 此器件支持小端序 (LE) 格式。

RM41L232 器件具有 128KB 集成闪存以及 32KB 数据 RAM，具有单位纠错和双位错误检测功能。 该器件上的闪存存储器是实现了 64 位宽数据总线接口的可电擦除且可编程的非易失性存储器。 对于所有读取、编程和擦除操作，该闪存都工作在 3.3V 电源输入（与 I/O 电源相同的电平）。 当处于管线模式时，闪存可在 80MHz的系统时钟频率下工作。 SRAM 在整个支持的频率范围内支持字节、半子和字模式的单周期读取/写入访问。

RM41L232 器件具有针对实时控制类应用的外设，包括带有总共 最多 19 个I/O 引脚的新一代高端定时器 (N2HET) 时序协处理器和支持 16 个输入的 12 位模数转换器 (ADC)，采用 100 引脚封装。

N2HET1 是一款高级智能定时器，此定时器能够为实时应用提供精密的计时功能。 该定时器为软件控制型，采用一个精简指令集，并具有一个专用的定时器微级机和一个连接的 I/O 端口。 N2HET 可用于脉宽调制输出、捕捉或比较输入，或 GPIO。 N2HET 特别适合于要求多个传感器信息并且用复杂和准确时间脉冲来驱动致动器的应用。 一个高端定时器传输单元 (HTU) 能够执行 DMA 类型处理来与主存储器之间传输 N2HET 数据。 一个内存保护单元 (MPU) 被内置于 HTU 内。

增强型正交编码器脉冲 (eQEP) 模块用于直接连接一个线性或旋转递增编码器，进而从一个高性能运动和位置控制系统中正在旋转的机械中获得位置、方向、和速度信息。

该器件具有一个 12 位分辨率 MibADC，共有 16 个通道以及带奇偶校验保护的 64 字缓冲 RAM。 MibADC 通道可被独立转换或者可针对顺序转换序列由软件分组。 有三个独立的组。 每个组可在被触发时转换一次，或者通过配置以执行连续转换模式。

该器件有多个通信接口：一个 MibSPI，两个 SPI，一个 UART/LIN 和两个 DCAN。 SPI 为相似的移位寄存器类型器件之间的高速通信提供了一种便捷的串行交互方法。 UART/LIN 支持本地互联标准 2.1 并可被用作一个使用标准不归零码 (NRZ) 格式的全双工模式 UART。 DCAN 支持 CAN 2.0B 协议标准并使用串行多主机通信协议，此协议有效支持对最高速率为 1Mbps 的稳健通信实现分布式实时控制。 DCAN 非常适合嘈杂和恶劣环境中的应用（例如：汽车和工业领域），此类应用需要可靠的串行通信或多路复用布线。

该调频锁相环 (FMPLL) 时钟模块被用来将外部频率基准与一个内部使用的更高频率相乘。 FMPLL 为全局时钟模块 (GCM) 提供 5 个可能时钟源输入中的一个。 GCM管理可用时钟源与器件时钟域间的映射。

该器件还具有一个外部时钟预分频器 (ECP) 模块。 当 ECP 启用时，它在 ECLK 引脚上输出连续的外部时钟。 ECLK 频率与外设接口时钟 (VCLK) 频率的比例是用户可编程的。 该低频输出可进行外部监视，作为器件运行频率的指示器。

信令模块 (ESM) 监控所有器件错误并在检测到故障时确定是触发一个中断还是触发一个外部错误引脚。 可从外部监视 nERROR 引脚，作为微控制器内故障条件的指示器。

I/O 多路复用和控制模块 (IOMM) 允许配置输入/输出引脚以支持替代功能。 有关本器件上支持多个功能的引脚列表，请参见Table 3-17。

凭借集成的安全特性以及各类通信和控制外设，RM41L232 器件已成为对安全要求严格的实时控制应用的理想解决方案。

器件信息(1)

器件编号 封装 封装尺寸
RM41L232PZ LQFP (100) 14.00mm x 14.00mm
(1) 更多信息请参见 Section 8，机械封装和可订购产品信息。

1.4 功能方框图

Figure 1-1 显示器件的功能方框图。

fbd_f7_f8_spns240.gifFigure 1-1 功能方框图

2 修订历史记录

日期 修订版本 注释
2014 年 8 月 * 最初发布版本

3 器件封装和引脚功能

3.1 PZ QFP 封装引脚分配（100 引脚）

pz_100_pin_f3.gifFigure 3-1 PZ QFP 封装引脚分配（100 引脚）

请注意：引脚可具有复用功能。 上面的图中只显示了缺省功能。

3.2 引脚配置和功能

下表确认了外部信号名称、相关的引脚数量以及机械封装标识符、引脚类型（输入，输出，IO，电源或接地）、引脚是否带有任何内部上拉/下拉电阻器、引脚是否可被配置为一个通用输入输出 (GIO)，和一个功能引脚说明。

NOTE

当 nPORRST 为低电平以及变为高电平后，所有 I/O 引脚，除了 nRST 之外，立即都被配置为输入。


在 nPORRST 为低电平时，所有只输出引脚可被配置为输入，而在 nPORRST 变为高电平后，被立即配置为输出。


当 nPORRST 为低电平时，输入缓冲器被禁用，并且输出缓冲器为三态。

NOTE

在下面的引脚功能表中，“缺省拉动状态”是 nPORRST 为低电平时以及 nPORRST 变为高电平后的上拉或下拉状态。 当软件为一个替代功能配置引脚时，缺省拉动方向也许会发生变化。 “拉动类型”是指针对指定引脚使能粗体名称的信号时生效的拉动类型。

3.2.1 高端定时器 (N2HET)

Table 3-1 高端定时器 (N2HET)

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
N2HET[0] 19 I/O 下拉 可编程，20uA 定时器输入捕捉或输出比较。 N2HET 适用引脚可被设定为通用输入/输出 (GIO)。
每个 N2HET 引脚都配备有一个抑制滤波器。 如果该引脚被配置为一个输入引脚，它将启用过滤器来过滤掉小于一个可编程持续时间的脉冲。
N2HET[2] 22
N2HET[4] 25
N2HET[6] 26
N2HET[8] 74
N2HET[10] 83
N2HET[12] 89
N2HET[14] 90
N2HET[16] 97
MIBSPI1nCS[1]/EQEPS/
N2HET[17]		 93
N2HET[18] 98
MIBSPI1nCS[2]/N2HET[20]/
N2HET[19]		 27
MIBSPI1nCS[2]/N2HET[20]/
N2HET[19]		 27
N2HET[22] 11
N2HET[24] 64
MIBSPI1nCS[3]/N2HET[26] 39
ADEVT/N2HET[28] 58
GIOA[7]/N2HET[29] 18
MIBSPI1nENA/N2HET[23]/
N2HET[30]		 68
GIOA[6]/SPI2nCS[1]/N2HET[31] 12

3.2.2 增强型正交编码器脉冲模块 (eQEP)

Table 3-2 增强型正交编码器脉冲模块 (eQEP)

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
SPI3CLK/EQEPA 36 输入 上拉 固定，20uA 增强型 QEP 输入 A
SPI3nENA/EQEPB 37 输入 增强型QEP 输入 B
SPI3nCS[0]/EQEPI 38 I/O 增强型 QEP 索引
MIBSPI1nCS[1]/EQEPS/N2HET[17] 93 I/O 增强型 QEP 闸门

3.2.3 通用输入/输出 (GIO)

Table 3-3 通用输入/输出 (GIO)

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
GIOA[0]/SPI3nCS[3] 1 I/O 下拉 可编程，20uA 通用输入/输出
所有 GPIO 引脚能够在上升/下降/双边沿上生成 CPU 中断。
GIOA[1]/SPI3nCS[2] 2
GIOA[2]/SPI3nCS[1] 5
GIOA[3]/SPI2nCS[3] 8
GIOA[4]/SPI2nCS[2] 9
GIOA[5]/EXTCLKIN 10
GIOA[6]/SPI2nCS[1]/N2HET[31] 12
GIOA[7]/N2HET[29] 18

3.2.4 控制器局域网络接口模块 (DCAN1，DCAN2)

Table 3-4 控制器局域网络接口模块 (DCAN1，DCAN2)

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
CAN1RX 63 I/O 上拉 可编程，20uA CAN1 接收，或通用 I/O (GPIO)
CAN1TX 62 CAN1 发送，或 GPIO
CAN2RX 92 CAN2 接收，或 GPIO
CAN2TX 91 CAN2 发送，或 GPIO

3.2.5 多缓冲串行外设接口 (MibSPI1)

Table 3-5 多缓冲串行外设接口 (MibSPI1)

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
MIBSPI1CLK 67 I/O 上拉 可编程，20uA MibSPI1 串行时钟，或 GPIO
MIBSPI1nCS[0] 73 MibSPI1 芯片选择，或 GPIO
MIBSPI1nCS[1]/EQEPS/N2HET[17] 93
MIBSPI1nCS[2]/N2HET[20]/N2HET[19] 27
MIBSPI1nCS[3]/N2HET[26] 39
MIBSPI1nENA/N2HET[23]/N2HET[30] 68 MibSPI1 使能，或 GPIO
MIBSPI1SIMO 65 MibSPI1 从器件-输入-主器件-输出，或 GPIO
MIBSPI1SOMI 66 MibSPI1 从器件-输出-主器件-输入，或 GPIO

3.2.6 标准串行外设接口 (SPI2)

Table 3-6 标准串行外设接口 (SPI2)

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
SPI2CLK 71 I/O 上拉 可编程，20uA SPI2 串行时钟，或 GPIO
SPI2nCS[0] 23 SPI2 芯片选择，或 GPIO
GIOA[6]/SPI2nCS[1]/N2HET[31] 12
GIOA[4]/SPI2nCS[2] 9
GIOA[3]/SPI2nCS[3] 8
SPI2SIMO 70 SPI2 从器件-输入-主器件-输出，或 GPIO
SPI2SOMI 69 SPI2 从器件-输出-主器件-输入，或 GPIO
通过分别配置 SPI2 的 SPIPC9 寄存器的 SRS 位来独立地选择 SPI2CLK，SPI2SIMO 和 SPI2SOMI 的驱动强度。
8mA 驱动（快速）时，SRS=0。 因为 SPIPC9 寄存器中 SRS 位缺省为 0，所以该模式为缺省模式。
2mA 驱动（慢速）时，SRS=1。
SPI3CLK/EQEPA 36 I/O 上拉 可编程，20uA SPI3 串行时钟，或 GPIO
SPI3nCS[0]/EQEPI 38 SPI3 芯片选择，或 GPIO
GIOA[2]/SPI3nCS[1] 5
GIOA[1]/SPI3nCS[2] 2
GIOA[0]/SPI3nCS[3] 1
SPI3nENA/EQEPB 37 SPI3 使能，或 GPIO
SPI3SIMO 35 SPI3 从器件-输入-主器件-输出，或 GPIO
SPI3SOMI 34 SPI3 从器件-输出-主器件-输入，或 GPIO

3.2.7 本地互连网络控制器 (LIN)

Table 3-7 本地互连网络控制器 (LIN)

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
LINRX 94 I/O 上拉 可编程，20uA LIN 接收，或 GPIO
LINTX 95 LIN 发送，或 GPIO

3.2.8 多缓冲模数转换器 (MibADC)

Table 3-8 多缓冲模数转换器 (MibADC)

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
ADEVT/N2HET[28] 58 I/O 上拉 可编程，20uA ADC 事件触发器或 GPIO
ADIN[0] 42 输入 - - 模拟输入
ADIN[1] 49
ADIN[2] 51
ADIN[3] 52
ADIN[4] 54
ADIN[5] 55
ADIN[6] 56
ADIN[7] 43
ADIN[8] 57
ADIN[9] 48
ADIN[10] 50
ADIN[11] 53
ADIN[16] 40
ADIN[17] 41
ADIN[20] 44
ADIN[21] 45
ADREFHI/VCCAD 46 输入/电源 - - ADC 高基准电平 / ADC 运行电源
ADREFLO/VSSAD 47 输入/接地 - - ADC 低基准电平 / ADC 电源接地

3.2.9 系统模块

Table 3-9 系统模块

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
ECLK 84 I/O 下拉 可编程，20uA 外部预分频时钟输出，或 GIO。
GIOA[5]/EXTCLKIN 10 输入 下拉 20uA 外部时钟输入
nPORRST 31 输入 下拉 100uA 加电复位，冷复位外部电源监视器电路必须在任何微控制器电源下降到指定范围之外时将 nPORRST 驱动为低电平。 该引脚有一个毛刺脉冲滤波器。
nRST 81 I/O 上拉 100uA 外部电路必须通过将 nRST 驱动为低电平来将一个系统复位置为有效。 为了确保外部复位不会随意产生，TI 建议将一个外部上拉电阻器连接到该引脚。 这个引脚有一个毛刺脉冲滤波器。

3.2.10 错误信令模块 (ESM)

Table 3-10 错误信令模块 (ESM)

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
nERROR 82 I/O 下拉 20uA ESM 错误信号。 指示严重程度高的错误。

3.2.11 主振荡器

Table 3-11 主振荡器

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
OSCIN 14 输入 - - 从外部晶振/谐振器，或者外部时钟输入
OSCOUT 16 输出 - - 到外部晶振/谐振器
KELVIN_GND 15 输入 - - 专用的接地振荡器

3.2.12 测试/调试接口

Table 3-12 测试/调试接口

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
nTRST 76 输入 下拉 固定，100uA JTAG 测试硬件复位
RTCK 80 输出 - - JTAG 返回测试时钟
TCK 79 输入 下拉 固定，100uA JTAG 测试时钟
TDI 77 I/O 上拉 固定，100uA JTAG 测试数据输入
TDO 78 I/O 下拉 固定，100uA JTAG 测试数据输出
TMS 75 I/O 上拉 固定，100uA JTAG 测试选择
TEST 24 I/O 下拉 固定，100uA 测试使能。 仅供内部使用。 这个引脚有一个毛刺脉冲滤波器。
为了正确运行，此引脚必须通过一个外部电阻接地。

3.2.13 闪存

Table 3-13 闪存

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
FLTP1 3 输入 - - 闪存测试引脚。 为了正确运行，该引脚必须只连接至一个测试焊盘或着根本就不相连 [无连接 (NC)]。
在有可能受到 ESD 事件影响的最终产品中，测试焊盘一定不能暴露在外。
FLTP2 4 输入 - -
VCCP 96 3.3V 电源 - - 闪存外部泵电压 (3.3V) 闪存读取和闪存编程和擦除操作中都需要用到该引脚。

3.2.14 内核电源

Table 3-14 内核电源

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
VCC 13 1.2V 电源 - - 数字逻辑和 RAM 电源
VCC 21
VCC 30
VCC 32
VCC 61
VCC 88
VCC 99

3.2.15 I/O 电源

Table 3-15 I/O 电源

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
VCCIO 6 3.3V 电源 - - I/O 电源
VCCIO 28
VCCIO 60
VCCIO 85

3.2.16 内核和 I/O 电源接地基准

Table 3-16 内核和 I/O 电源接地基准

引脚 信号类型 缺省拉动状态 拉动类型 说明
信号名称 100 PZ
VSS 7 接地 - - 器件接地基准 这是除 ADC 电源外所有电源的一个单接地基准。
VSS 17
VSS 20
VSS 29
VSS 33
VSS 59
VSS 72
VSS 86
VSS 87
VSS 100

3.3 输出复用和控制

输出复用将被用于器件中。 使用复用是为了允许附加程序包/功能组合的开发，同时也是为了保持引脚分配与市场上器件系列的兼容性。

在所有被指定为多路复用的情况中，输出缓冲器均是复用的。

Table 3-17 输出多路复用器选项

100 PZ 引脚 缺省功能 控制 1 选项 2 控制 2 选项 3 控制 3
1 GIOA[0] PINMMR0[8] SPI3nCS[3] PINMMR0[9] - -
2 GIOA[1] PINMMR1[0] SPI3nCS[2] PINMMR1[1] - -
5 GIOA[2] PINMMR1[8] SPI3nCS[1] PINMMR1[9] - -
8 GIOA[3] PINMMR1[16] SPI2nCS[3] PINMMR1[17] - -
9 GIOA[4] PINMMR1[24] SPI2nCS[2] PINMMR1[25] - -
10 GIOA[5] PINMMR2[0] EXTCLKIN PINMMR2[1] - -
12 GIOA[6] PINMMR2[8] SPI2nCS[1] PINMMR2[9] N2HET[31] PINMMR2[10]
18 GIOA[7] PINMMR2[16] N2HET[29] PINMMR2[17] - -
93 MIBSPI1nCS[1] PINMMR6[8] EQEPS PINMMR6[9] N2HET[17] PINMMR6[10]
27 MIBSPI1nCS[2] PINMMR3[0] N2HET[20] PINMMR3[1] N2HET[19] PINMMR3[2]
39 MIBSPI1nCS[3] PINMMR4[8] N2HET[26] PINMMR4[9] - -
68 MIBSPI1nENA PINMMR5[8] N2HET[23] PINMMR5[9] N2HET[30] PINMMR5[10]
36 SPI3CLK PINMMR3[16] EQEPA PINMMR3[17] - -
38 SPI3nCS[0] PINMMR4[0] EQEPI PINMMR4[1] - -
37 SPI3nENA PINMMR3[24] EQEPB PINMMR3[25] - -
58 ADEVT PINMMR4[16] N2HET[28] PINMMR4[17] - -

3.3.1 输出多路复用的注意事项

Table 3-17显示了为每个引脚选择所需功能性的输出信号的复用和控制信号。

  • 该信号的默认引脚由Table 3-17中的“默认功能”栏来定义。
  • “CTRL x”栏表示多路复用的控制寄存器并且该位必须被置位，以此来选择任何特定引脚上输出的相应功能性。

    • 例如，说到引脚 18 的复用，如下所示。

    Table 3-18 多路复用实例

    100 PZ 引脚 缺省功能 控制 1 选项 2 控制 2 选项 3 控制 3
    18 GIOA[7] PINMMR2[16] N2HET[29] PINMMR2[17] - -
  • 在 GIO 模块控制寄存器中，如果 GIOA[7] 被配置为一个输出引脚，那么可编程的引脚电平将缺省显示在引脚 18 上。 PINMMR2[16] 位被默认置位，以此来表示 GIOA[7] 信号被选择为输出。
  • 如果应用需要在引脚 18 上输出 N2HET[29] 信号，则必须清除 PINMMR2[16] 并且置位 PINMMR2[17]。
  • 注意：该引脚作为输出引脚被连接至 GIO 和 N2HET 两种模块。 也就是说，在这类引脚上没有输入复用。

3.3.2 多路复用控制寄存器的通用规则

  • PINMMR 控制寄存器只能在特权模式下才可以被写入。 在非特权模式下的写入将会产生一个错误响应。
  • 如果该应用向任一个 PINMMR 控制寄存器中写入全 0，那么将为受影响的引脚选择缺省功能。
  • 一个 PINMMR 控制寄存器中的每个字节都被用于为一个给定的引脚选择功能性。 对于任意引脚来说，如果应用在一个字节内置位了多个位，那么将为该引脚选择缺省功能。
  • PINMMR 控制寄存器内的一些位可以与那些 100 引脚封装所不具有的内部焊盘相关联。 因此，被标记为保存的位不应该作为一个 1 被写入。

3.4 特定复用选项

执行特别控制来影响这个微控制器上的特定功能。 在这节中将对这些控制进行描述。

3.4.1 eQEP 输入过滤

3.4.1.1 eQEPA 输入

  • 当 PINMMR8[0]=1 时，使用 VCLK 来使 eQEPA 输入双同步。
  • 当 PINMMR8[0]=0 并且 PINMMR8[1]=1 时，通过使用 VCLK，eQEPA 输入被双同步，然后由一个固定的 6 位奇数器进行限定。
  • PINMMR8[0]=0 并且 PINMMR8[1]=0 是一个非法组合而且运行方式缺省为 PINMMR8[0]=1。

3.4.1.2 eQEPB 输入

  • 当 PINMMR8[8]= 1 时，使用 VCLK 来使 eQEPB 输入双同步。
  • 当 PINMMR8[8]=0 并且 PINMMR8[9]=1 时，通过使用 VCLK，eQEPB 输入被双同步，然后由一个固定的 6 位奇数器进行限定。
  • PINMMR8[8]=0 并且 PINMMR8[9]=0 是一个非法组合而且运行方式缺省为 PINMMR8[8]=1。

3.4.1.3 eQEPI 输入

  • 当 PINMMR8[16]= 1 时，使用 VCLK 来使 eQEPI输入双同步。
  • 当 PINMMR8[16]=0 并且 PINMMR8[17]=1 时，通过使用 VCLK，eQEPI 输入被双同步，然后由一个固定的 6 位奇数器进行限定。
  • PINMMR8[16]=0 并且 PINMMR8[17]=0 是一个非法组合而且运行方式缺省为 PINMMR8[16]=1。

3.4.1.4 eQEPS 输入

  • 当 PINMMR8[24]=1 时，使用 VCLK 来使 eQEPS 输入双同步。
  • 当 PINMMR8[24]=0 并且 PINMMR8[25]=1 时，通过使用 VCLK，eQEPS 输入被双同步，然后由一个固定的 6 位奇数器进行限定。
  • PINMMR8[24]=0 并且 PINMMR8[25]=0 是一个非法组合而且运行方式缺省为 PINMMR8[24]=1。

3.4.2 N2HET PIN_nDISABLE 输入端口

  • 当 PINMMR9[0]=1 时，GIOA[5] 被直接接至 N2HET 模块的 N2HET PIN_nDISABLE 输入。
  • 当 PINMMR9[0]=0 并且 PINMMR9[1]=1 时，EQEPERR 在直接接至 N2HET 模块的 N2HET PIN_nDISABLE 输入前使用 VCLK 将其反相并双同步。
  • PINMMR9[0]=0 并且 PINMMR9[1]=0 是一个非法的组合而且运行方式缺省为 PINMMR9[0]=1。

4 规范

4.1 自然通风运行温度范围内的最大绝对值，(1)

最小值 最大值 单位
电源电压范围： VCC(2) -0.3 1.43 V
VCCIO，VCCP(2) -0.3 4.6 V
VCCAD -0.3 3.6 V
输入电压范围： 所有的输入引脚 -0.3 4.6 V
ADC 输入引脚 -0.3 4.6 V
输入钳位电流： IIK(VI<0 或 VI>VCCIO)
所有引脚，除了 ADIN[21:20,17:16,11:0]		 -20 +20 mA
IIK(VI<0 或 VI>VCCAD)
ADIN[21:20,17:16,11:0]		 -10 +10 mA
总计 -40 +40 mA
自然通风运行温度范围，TA： -40 105 °C
运行结温范围，TJ： -40 130 °C
锁断性能： I 测试，所有 I/O 引脚 -100 +100 mA
(1) 超出“最大绝对额定值”下列出的值的应力可能会对器件造成永久损坏。 这些仅为在应力额定值下的工作情况，对于额定值下的器件的功能性操作或者在超出“推荐的操作条件”下的任何其它情况，在此并未说明。 长时间运行在最大绝对额定条件下会影响设备的可靠性。
(2) 长时间在最大额定值条件下运行有可能会影响器件可靠性。 所有电压值均是相对于和它们相连的地线。

4.2 处理额定值

最小值 最大值 单位
Tstg 储存温度范围 -65 150 °C
VESD 静电放电 (ESD) 性能： 人体模型 (HBM)，符合 ANSI/ESDA/JEDEC JS001(1) -2 2 kV
充电器件模型 (CDM)，符合 JESD22-C101(2) 所有引脚 -250 250 V
(1) JEDEC 文档 JEP155 规定：500V HBM 允许在标准 ESD 控制流程下安全生产。
(2) JEDEC 文档 JEP157 规定：250V CDM 允许在标准 ESD 控制流程下安全生产。

4.3 上电小时数 (POH)

为方便起见，本节单独提供，并且未扩展或修改适用于 TI 半导体产品的 TI 标准条款和条件下提供的保修范围。 中所示的值。

POH 是电压、温度和时间的函数。 如果在较高电压和温度下使用，实现相同可靠性性能的 POH 会减少。

可靠性数据基于与 100000 上电小时（结温温度 105°C）等效的温度系统配置。

4.4 建议的运行条件(1)

最小值 标称值 最大值 单位
VCC 数字逻辑电源电压（内核） 1.14 1.2 1.32 V
VCCIO 数字逻辑电源电压 (I/O) 3 3.3 3.6 V
VCCAD/VADREFHI MibADC 电源电压/模数转换高电压基准源 3 3.3 3.6 V
VCCP 闪存泵电源电压 3 3.3 3.6 V
VSS 数字逻辑电源接地 0 V
VSSAD/VADREFLO MibADC 电源接地/模数转换低电压基准源 -0.1 0.1 V
VSLEW 针对 VCCIO，VCCAD 和 VCCP 电源的最大正转换率 1 V/µs
TA 自然通风工作温度范围 -40 105 °C
TJ 工作结温(2) -40 130 °C
(1) 所有的电压都以 VSS为基准，除了 VCCAD以VSSAD为基准
(2) 可靠性数据基于与 100000 小时加电小时（结温温度 105°C）等效的温度系统配置

4.5 建议时钟域运行条件下的开关特性

Table 4-1 时钟域时序规范

参数 条件 最小值 最大值 单位
fHCLK HCLK - 系统时钟频率 80 MHz
fGCLK GCLK - CPU 时钟频率（比率 fGCLK :fHCLK=1:1） fHCLK MHz
fVCLK VCLK - 初级外设时钟频率 80 MHz
fVCLK2 VCLK2 - 次级外设时钟频率 80 MHz
fVCLKA1 VCLKA1- 初级异步外设时钟频率 80 MHz
fRTICLK RTICLK - 时钟频率 fVCLK MHz

4.6 要求等待状态

TCM RAM 可支持 CPU 全速编程和取数据，而无需任何地址或数据等待状态。 没有需要为 RAM 等待状态编程的寄存器。

TCM 闪存可支持零地址和非管道模式中高达 45MHz CPU 速度的数据等待状态。在无地址等待状态和数据等待状态下，在管道模式中，该闪存支持 80MHz 的最大 CPU 时钟速率。

正确的等待状态应在寄存器字段地址设置等待状态使能 (ASWSTEN 0xFFF87000[4])、随机等待状态 (RWAIT 0xFFF87000[11:8]) 和仿真等待状态 (EWAIT 0xFFF872B8[19:16]) 中设置，如下面的Figure 4-1 所示。

wait_states_f4_pns186.gifFigure 4-1 等待状态机制

闪存包装程序默认为非管道模式，其中禁用地址等待状态，ASWSTEN=0；主内存随机读取数据等待状态，RWAIT=1；仿真内存随机读取等待状态，EWAIT=1。

4.7 推荐运行条件内的功耗

参数 测试条件 最小值 典型值 最大值 单位
ICC VCC 数字电源电流（工作模式）

fHCLK = 80MHz

 135(2) mA
VCC 数字电源电流（LBIST 模式）

LBIST 时钟速率 = 45MHz

 145(3)(4) mA
VCC 数字电源电流（PBIST 模式） PBIST ROM 时钟频率 = 80MHz 135(3)(4) mA
ICCREFHI ADREFHI电源电流（运行模式） ADREFHImax 3 mA
ICCAD VCCAD 电源电流（工作模式） VCCADmax 45(1) mA
ICCIO VCCIO 数字电源电流（工作模式）。 无直流负载，VCCmax
ICCP VCCP泵电源电流 读取模式
ICCP，ICCIO，ICCAD 3.3V 电源电流 从一组中读取并编程或擦除另外一组，VCCPmax 65(1) mA
(1) 三个组合电源的最大电流要求
(2) 可降低最大 ICC 值
  • 随电压线性变化
  • 对于较低工作频率，在 fHCLK= fVCLK 时，减小比率为 0.76 mA/MHz
  • 对于较低结温温度，减小比率由以下等式给出，其中，TJK 是单位为开 (Kelvin) 的结温温度，结果的单位为毫安培。

    60 - 0.001 e0.026 TJK
(3) 可降低最大 ICC，值
  • 随电压线性变化
  • 对于较低结温温度，减小比率由以下等式给出，其中，TJK 是单位为开 (Kelvin) 的结温温度，结果的单位为毫安培。

    60 - 0.001 e0.026 TJK
(4) LBIST 和 PBIST 电流持续时间短，通常少于 10ms。 通常在器件和稳压器的热计算中将它们忽略

4.8 PZ 的热阻特性

Table 4-2给出了 PQFP-PZ 机械封装的热敏电阻特性。

Table 4-2 热敏电阻特性
（S-PQFP 封装）[PZ]

参数 °C/W
RθJA 48
RθJC 5

4.9 推荐运行条件下的(1)输入/输出电气特性

参数 测试条件 最小值 典型值 最大值 单位
Vhys 输入滞后 所有输入 180 mV
VIL 低电平输入电压 所有输入(2) -0.3 0.8 V
VIH 高电平输入电压 所有输入(2) 2 VCCIO + 0.3 V
VOL 低电平输出电压 IOL = IOLmax 0.2 VCCIO V
IOL = 50µA，标准输出模式 0.2
VOH 高电平输出电压 IOH = IOHmax 0.8 VCCIO V
IOH = 50µA，标准输出模式 VCCIO - 0.3
IIC 输入钳位电流（I/O 引脚） VI < VSSIO - 0.3 或 VI> VCCIO + 0.3 -3.5 3.5 mA
II 输入电流（I/O 引脚） IIH 下拉 20µA VI = VCCIO 5 40 µA
IIH 下拉 100µA VI = VCCIO 40 195
IIL 上拉 20µA VI = VSS -40 -5
IIL 上拉 100µA VI = VSS -195 -40
所有其他引脚 无上拉或下拉 -1 1
CI 输入电容 2 pF
CO 输出电容 3 pF
(1) 源电流（器件输出）为负，而灌电流（器件输入）为正。
(2) 这并不适用于 nPORRST 引脚。

4.10 输出缓冲器驱动强度

Table 4-3 输出缓冲器驱动强度

低电平输出电流，
IOL，此时 VI = VOLmax
或
高电平输出电流，
IOH，此时 VI = VOHmin		 信号
8mA

EQEPI，EQEPS，

TMS，TDI，TDO，RTCK，

nERROR
4mA

TEST，

MIBSPI1SIMO，MIBSPI1SOMI，MIBSPI1CLK，SPI3CLK，SPI3SIMO，SPI3SOMI，

nRST
2mA 零主导

AD1EVT，

CAN1RX，CAN1TX，CAN2RX，CAN2TX，

GIOA[0-7]，

LINRX，LINTX，

MIBSPI1NCS[0-3]，MIBSPI1NENA

N2HET[0]，N2HET[2]，N2HET[4]，N2HET[6]，N2HET[8]，N2HET[10]，N2HET[12]，N2HET[14]，N2HET[16]，N2HET[18]，N2HET[22]，N2HET[24]，

SPI2NCS[0-3]，SPI3NENA，SPI3NCS[0]
可选 8mA/2mA

ECLK，

SPI2CLK，SPI2SIMO，SPI2SOMI

输出缓冲器对于这些信号的缺省驱动强度为 8mA。

Table 4-4 可选 8mA/2mA 控制

信号 控制位 地址 8mA 2mA
ECLK SYSPC10[0] 0xFFFF FF78 0 1
SPI2CLK SPI2PC9[9](1) 0xFFF7 F668 0 1
SPI2SIMO SPI2PC9[10](1) 0xFFF7 F668 0 1
SPI2SOMI SPI2PC9[11](1) 0xFFF7 F668 0 1
(1) 不要对 SPI2PC9[31.16] 进行字节或半字写入操作，这是因为这样会不小心改变 SPI2 引脚的驱动强度

4.11 输入时序

ttl_inputs_pns160.gifFigure 4-2 TTL - 电平输入

Table 4-5 对于输入的时序要求(1)

最小值 最大值 单位
tpw 输入最小脉冲宽度 tc(VCLK)+ 10(2) ns
(1) tc(VCLK) = 外设 VBUS 时钟周期时间 = 1/f(VCLK)
(2) 上面显示的时序仅对在 GIO 模式中使用的引脚有效。

4.12 输出时序

Table 4-6 输出时序与负载电容 (CL) 间关系的开关特性

参数 最小值 最大值 单位
上升时间，tr 8mA 引脚 CL=15pF 2.5 ns
CL = 50pF 4
CL = 100pF 7.2
CL = 150pF 12.5
下降时间，tf CL = 15pF 2.5 ns
CL = 50pF 4
CL = 100pF 7.2
CL = 150pF 12.5
上升时间，tr 4mA 引脚 CL=15pF 5.6 ns
CL = 50pF 10.4
CL = 100pF 16.8
CL = 150pF 23.2
下降时间，tf CL = 15pF 5.6 ns
CL = 50pF 10.4
CL = 100pF 16.8
CL = 150pF 23.2
上升时间，tr 2mA-z 引脚 CL=15pF 8 ns
CL = 50pF 15
CL = 100pF 23
CL = 150pF 33
下降时间，tf CL = 15pF 8 ns
CL = 50pF 15
CL = 100pF 23
CL = 150pF 33
上升时间，tr 可选的 8mA/2mA-z 引脚 8mA 模式 CL = 15pF 2.5 ns
CL = 50pF 4
CL = 100pF 7.2
CL = 150pF 12.5
下降时间，tf CL = 15pF 2.5 ns
CL = 50pF 4
CL = 100pF 7.2
CL = 150pF 12.5
上升时间，tr 2mA-z 模式 CL=15pF 8 ns
CL = 50pF 15
CL = 100pF 23
CL = 150pF 33
下降时间，tf CL = 15pF 8 ns
CL = 50pF 15
CL = 100pF 23
CL = 150pF 33
cmos_outputs_pns160.gifFigure 4-3 CMOS 电平输出

Table 4-7 对于输入的时序要求(1)

参数 最小值 最大值 单位
td（并行输出） 通用输出信号从低到高或从高到低转换间的延迟可由一个应用并行配置，例如 GIOA 端口中的所有信号，或所有 N2HET 信号。 5 ns
(1) 这个技术规格并未将任何输出缓冲器驱动强度差异或者任何外部电容负载差异计算在内。 检查Table 4-3每个信号上的输出缓冲器驱动强度信息。

 
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