ZHCZ051B November 2024 – September 2025 F29H850TU , F29H859TU-Q1
MEMSS:RAM 的数据线缓冲区 (DLB) 会导致数据一致性问题
0、A、B
当启用数据线缓冲区 (DLB)(默认情况下)并且两个 CPU 对同一 RAM 地址位置同时执行读取/写入操作时,在某些情况下,读取操作可能会接收到过时的数据,而非新数据。
如果 RAM 块在多个 CPU 之间共享,用户应使用 MEM_DLB_CONFIG 寄存器中的配置位禁用 DLB。