ZHCSXY2A March   2025  – August 2025 LP5815

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7. 6.7 时序图
    8. 6.8 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟调光
      2. 7.3.2 PWM 调光
      3. 7.3.3 Sloper
      4. 7.3.4 自主动画控制
        1. 7.3.4.1 动画引擎单元
        2. 7.3.4.2 动画模式单元
        3. 7.3.4.3 动画控制
      5. 7.3.5 即时闪烁
      6. 7.3.6 保护功能
        1. 7.3.6.1 UVLO
        2. 7.3.6.2 热关断
    4. 7.4 器件功能模式
      1. 7.4.1 初始化模式
      2. 7.4.2 待机和正常模式
      3. 7.4.3 即时闪烁模式
      4. 7.4.4 关断模式
      5. 7.4.5 热关断模式
    5. 7.5 编程
      1. 7.5.1 I2C 数据事务
      2. 7.5.2 I2C 数据格式
      3. 7.5.3 命令描述
    6. 7.6 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 应用
      2. 8.2.2 设计参数
      3. 8.2.3 详细设计过程
        1. 8.2.3.1 编程过程
        2. 8.2.3.2 编程示例
      4. 8.2.4 应用性能曲线图
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

6.6 时序要求

除非另有说明，否则典型特性适用于整个环境温度范围 (–40°C < TA < +85°C)，VCC = 3.6V，CIN = 1μF。
I2C 时序要求 最小值 标称值 最大值 单位
标准模式
fSCL SCL 时钟频率 0 100 kHz
1 （重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。 4 µs
2 SCL 时钟的低电平周期 4.7 µs
3 SCL 时钟的高电平周期 4 µs
4 重复 START 条件的建立时间 4.7 µs
5 数据保持时间 0 µs
6 数据建立时间 250 ns
7 SDA 和 SCL 信号的上升时间 1000 ns
8 SDA 和 SCL 信号的下降时间 300 ns
9 STOP 条件的建立时间 4 µs
10 STOP 与 START 条件之间的总线空闲时间 4.7 µs
Cb 每个总线的容性负载 400 pF
快速模式
fSCL SCL 时钟频率 0 400 kHz
1 （重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。 0.6 µs
2 SCL 时钟的低电平周期 1.3 µs
3 SCL 时钟的高电平周期 0.6 µs
4 重复 START 条件的建立时间 0.6 µs
5 数据保持时间 0 µs
6 数据建立时间 100 ns
7 SDA 和 SCL 信号的上升时间 300 ns
8 SDA 和 SCL 信号的下降时间 300 ns
9 STOP 条件的建立时间 0.6 µs
10 STOP 与 START 条件之间的总线空闲时间 1.3 µs
Cb 每个总线的容性负载 400 pF
超快速模式
fSCL SCL 时钟频率 0 1000 kHz
1 （重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。 0.26 µs
2 SCL 时钟的低电平周期 0.5 µs
3 SCL 时钟的高电平周期 0.26 µs
4 重复 START 条件的建立时间 0.26 µs
5 数据保持时间 0 µs
6 数据建立时间 50 ns
7 SDA 和 SCL 信号的上升时间 120 ns
8 SDA 和 SCL 信号的下降时间 120 ns
9 STOP 条件的建立时间 0.26 µs
10 STOP 与 START 条件之间的总线空闲时间 0.5 µs
Cb 每个总线的容性负载 550 pF