ZHCSWQ7B June   2024  – November 2025 TDA4APE-Q1 , TDA4VPE-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
  6. 5 端子配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
      1.      10
      2.      11
    3. 5.3 信号说明
      1.      13
      2. 5.3.1  ADC
        1. 5.3.1.1 MCU 域
          1.        16
          2.        17
          3.        18
      3. 5.3.2  CPSW2G
        1. 5.3.2.1 MAIN 域
          1.        21
        2. 5.3.2.2 MCU 域
          1.        23
      4. 5.3.3  CPTS
        1. 5.3.3.1 MAIN 域
          1.        26
        2. 5.3.3.2 MCU 域
          1.        28
      5. 5.3.4  CSI
        1. 5.3.4.1 MAIN 域
          1.        31
          2.        32
          3.        33
      6. 5.3.5  DDRSS
        1. 5.3.5.1 MAIN 域
          1.        36
          2.        37
      7. 5.3.6  显示端口
        1. 5.3.6.1 MAIN 域
          1.        40
      8. 5.3.7  DMTIMER
        1. 5.3.7.1 MAIN 域
          1.        43
        2. 5.3.7.2 MCU 域
          1.        45
      9. 5.3.8  DSI
        1. 5.3.8.1 MAIN 域
          1.        48
          2.        49
      10. 5.3.9  DSS
        1. 5.3.9.1 MAIN 域
          1.        52
      11. 5.3.10 ECAP
        1. 5.3.10.1 MAIN 域
          1.        55
          2.        56
          3.        57
      12. 5.3.11 EPWM
        1. 5.3.11.1 MAIN 域
          1.        60
          2.        61
          3.        62
          4.        63
          5.        64
          6.        65
          7.        66
      13. 5.3.12 EQEP
        1. 5.3.12.1 MAIN 域
          1.        69
          2.        70
          3.        71
      14. 5.3.13 GPIO
        1. 5.3.13.1 MAIN 域
          1.        74
        2. 5.3.13.2 WKUP 域
          1.        76
      15. 5.3.14 GPMC
        1. 5.3.14.1 MAIN 域
          1.        79
      16. 5.3.15 HYPERBUS
        1. 5.3.15.1 MCU 域
          1.        82
      17. 5.3.16 I2C
        1. 5.3.16.1 MAIN 域
          1.        85
          2.        86
          3.        87
          4.        88
          5.        89
          6.        90
          7.        91
        2. 5.3.16.2 MCU 域
          1.        93
          2.        94
        3. 5.3.16.3 WKUP 域
          1.        96
      18. 5.3.17 I3C
        1. 5.3.17.1 MCU 域
          1.        99
      19. 5.3.18 MCAN
        1. 5.3.18.1 MAIN 域
          1.        102
          2.        103
          3.        104
          4.        105
          5.        106
          6.        107
          7.        108
          8.        109
          9.        110
          10.        111
          11.        112
          12.        113
          13.        114
          14.        115
          15.        116
          16.        117
          17.        118
          18.        119
        2. 5.3.18.2 MCU 域
          1.        121
          2.        122
      20. 5.3.19 MCASP
        1. 5.3.19.1 MAIN 域
          1.        125
          2.        126
          3.        127
          4.        128
          5.        129
      21. 5.3.20 MCSPI
        1. 5.3.20.1 MAIN 域
          1.        132
          2.        133
          3.        134
          4.        135
          5.        136
          6.        137
          7.        138
        2. 5.3.20.2 MCU 域
          1.        140
          2.        141
      22. 5.3.21 MDIO
        1. 5.3.21.1 MAIN 域
          1.        144
          2.        145
        2. 5.3.21.2 MCU 域
          1.        147
      23. 5.3.22 MMC
        1. 5.3.22.1 MAIN 域
          1.        150
          2.        151
      24. 5.3.23 OSPI
        1. 5.3.23.1 MCU 域
          1.        154
          2.        155
      25. 5.3.24 PCIE
        1. 5.3.24.1 MAIN 域
          1.        158
      26. 5.3.25 SERDES
        1. 5.3.25.1 MAIN 域
          1.        161
          2.        162
          3.        163
      27. 5.3.26 SGMII
        1. 5.3.26.1 MAIN 域
          1.        166
      28. 5.3.27 UART
        1. 5.3.27.1 MAIN 域
          1.        169
          2.        170
          3.        171
          4.        172
          5.        173
          6.        174
          7.        175
          8.        176
          9.        177
          10.        178
        2. 5.3.27.2 MCU 域
          1.        180
        3. 5.3.27.3 WKUP 域
          1.        182
      29. 5.3.28 UFS
        1. 5.3.28.1 MAIN 域
          1.        185
      30. 5.3.29 USB
        1. 5.3.29.1 MAIN 域
          1.        188
      31. 5.3.30 仿真和调试
        1. 5.3.30.1 MAIN 域
          1.        191
          2.        192
      32. 5.3.31 系统和其他
        1. 5.3.31.1 启动模式配置
          1.        195
        2. 5.3.31.2 时钟
          1.        197
          2.        198
        3. 5.3.31.3 EFUSE
          1.        200
        4. 5.3.31.4 系统
          1.        202
          2.        203
        5. 5.3.31.5 VMON
          1.        205
      33. 5.3.32 电源
        1.       207
    4. 5.4 引脚连接要求
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  通电时间 (POH) 限制
    4. 6.4  建议运行条件
    5. 6.5  运行性能点
    6. 6.6  电气特性
      1. 6.6.1  I2C 开漏失效防护 (I2C OD FS) 电气特性
      2. 6.6.2  失效防护复位（FS 复位）电气特性
      3. 6.6.3  HFOSC/LFOSC 电气特性
      4. 6.6.4  eMMCPHY 电气特性
      5. 6.6.5  SDIO 电气特性
      6. 6.6.6  CSI2/DSI D-PHY 电气特性
      7. 6.6.7  ADC12B 电气特性
      8. 6.6.8  LVCMOS 电气特性
      9. 6.6.9  USB2PHY 电气特性
      10. 6.6.10 串行器/解串器 2-L-PHY/4-L-PHY 电气特性
      11. 6.6.11 UFS M-PHY 电气特性
      12. 6.6.12 eDP/DP AUX-PHY 电气特性
      13. 6.6.13 DDR0 电气特性
    7. 6.7  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.7.1 OTP 电子保险丝编程的建议运行条件
      2. 6.7.2 硬件要求
      3. 6.7.3 编程序列
      4. 6.7.4 对硬件保修的影响
    8. 6.8  热阻特性
      1. 6.8.1 AND 封装的热阻特性
    9. 6.9  温度传感器特性
    10. 6.10 时序和开关特性
      1. 6.10.1 时序参数和信息
      2. 6.10.2 电源时序控制
        1. 6.10.2.1 电源压摆率要求
        2. 6.10.2.2 组合式 MCU 域和 Main 域上电时序
        3. 6.10.2.3 组合式 MCU 域和 Main 域下电时序 - 选项 1
        4. 6.10.2.4 隔离式 MCU 域和 Main 域上电时序
        5. 6.10.2.5 隔离式 MCU 域和 Main 域下电时序 - 选项 1
        6. 6.10.2.6 独立的 MCU 域和 Main 域，仅 MCU 时序的进入和退出
        7. 6.10.2.7 独立的 MCU 域和 Main 域，DDR 保持状态的进入和退出
        8. 6.10.2.8 独立的 MCU 域和 Main 域，GPIO 保持时序的进入和退出
      3. 6.10.3 系统时序
        1. 6.10.3.1 复位时序
        2. 6.10.3.2 安全信号时序
        3. 6.10.3.3 时钟时序
      4. 6.10.4 时钟规格
        1. 6.10.4.1 输入和输出时钟/振荡器
          1. 6.10.4.1.1 WKUP_OSC0 内部振荡器时钟源
            1. 6.10.4.1.1.1 负载电容
            2. 6.10.4.1.1.2 并联电容
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS 数字时钟源
          3. 6.10.4.1.3 辅助 OSC1 内部振荡器时钟源
            1. 6.10.4.1.3.1 负载电容
            2. 6.10.4.1.3.2 并联电容
          4. 6.10.4.1.4 辅助 OSC1 LVCMOS 数字时钟源
          5. 6.10.4.1.5 未使用辅助 OSC1
        2. 6.10.4.2 输出时钟
        3. 6.10.4.3 PLL
        4. 6.10.4.4 模块和外设时钟频率
      5. 6.10.5 外设
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK 时序要求
          2. 6.10.5.1.2 ‌ATL_AWS[x] 时序要求
          3. 6.10.5.1.3 ‌ATL_BWS[x] 时序要求
          4. 6.10.5.1.4 ‌ATCLK[x] 开关特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G MDIO 接口时序
          2. 6.10.5.2.2 CPSW2G RMII 时序
            1. 6.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK 时序要求 - RMII 模式
            2. 6.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RX_ER 时序要求 - RMII 模式
            3. 6.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0] 和 RMII[x]_TX_EN 开关特性 - RMII 模式
          3. 6.10.5.2.3 CPSW2G RGMII 时序
            1. 6.10.5.2.3.1 RGMII[x]_RXC 时序要求 - RGMII 模式
            2. 6.10.5.2.3.2 RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 的 CPSW2G 时序要求 - RGMII 模式
            3. 6.10.5.2.3.3 CPSW2G RGMII[x]_TXC 开关特性 - RGMII 模式
            4. 6.10.5.2.3.4 RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 - RGMII 模式
        3. 6.10.5.3  CSI-2
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  DSS
        6. 6.10.5.6  eCAP
          1. 6.10.5.6.1 eCAP 的时序要求
          2. 6.10.5.6.2 eCAP 的开关特性
        7. 6.10.5.7  EPWM
          1. 6.10.5.7.1 eHRPWM 的时序要求
          2. 6.10.5.7.2 eHRPWM 的开关特性
        8. 6.10.5.8  eQEP
          1. 6.10.5.8.1 eQEP 的时序要求
          2. 6.10.5.8.2 eQEP 的开关特性
        9. 6.10.5.9  GPIO
          1. 6.10.5.9.1 GPIO 时序要求
          2. 6.10.5.9.2 GPIO 开关特性
        10. 6.10.5.10 GPMC
          1. 6.10.5.10.1 GPMC 和 NOR 闪存 - 同步模式
            1. 6.10.5.10.1.1 GPMC 和 NOR 闪存时序要求 - 同步模式
            2. 6.10.5.10.1.2 GPMC 和 NOR 闪存开关特性 - 同步模式
          2. 6.10.5.10.2 GPMC 和 NOR 闪存 - 异步模式
            1. 6.10.5.10.2.1 GPMC 和 NOR 闪存时序要求 - 异步模式
            2. 6.10.5.10.2.2 GPMC 和 NOR 闪存开关特性 - 异步模式
          3. 6.10.5.10.3 GPMC 和 NAND 闪存 - 异步模式
            1. 6.10.5.10.3.1 GPMC 和 NAND 闪存时序要求 - 异步模式
            2. 6.10.5.10.3.2 GPMC 和 NAND 闪存开关特性 - 异步模式
          4. 6.10.5.10.4 GPMC0 IOSET
        11. 6.10.5.11 HyperBus
          1. 6.10.5.11.1 HyperBus 的时序要求
          2. 6.10.5.11.2 HyperBus 166MHz 开关特性
          3. 6.10.5.11.3 HyperBus 100MHz 开关特性
        12. 6.10.5.12 I2C
        13. 6.10.5.13 I3C
        14. 6.10.5.14 MCAN
        15. 6.10.5.15 MCASP
        16. 6.10.5.16 MCSPI
          1. 6.10.5.16.1 MCSPI - 控制器模式
          2. 6.10.5.16.2 MCSPI - 外设模式
        17. 6.10.5.17 MMCSD
          1. 6.10.5.17.1 MMC0 - eMMC 接口
            1. 6.10.5.17.1.1 旧 SDR 模式
            2. 6.10.5.17.1.2 高速 SDR 模式
            3. 6.10.5.17.1.3 高速 DDR 模式
            4. 6.10.5.17.1.4 HS200 模式
            5. 6.10.5.17.1.5 HS400 模式
          2. 6.10.5.17.2 MMC1 - SD/SDIO 接口
            1. 6.10.5.17.2.1 默认速度模式
            2. 6.10.5.17.2.2 高速模式
            3. 6.10.5.17.2.3 UHS-I SDR12 模式
            4. 6.10.5.17.2.4 UHS-I SDR25 模式
            5. 6.10.5.17.2.5 UHS-I SDR50 模式
            6. 6.10.5.17.2.6 UHS-I DDR50 模式
            7. 6.10.5.17.2.7 UHS-I SDR104 模式
        18. 6.10.5.18 CPTS
          1. 6.10.5.18.1 CPTS 时序要求
          2. 6.10.5.18.2 CPTS 开关特性
        19. 6.10.5.19 OSPI
          1. 6.10.5.19.1 OSPI0/1 PHY 模式
            1. 6.10.5.19.1.1 具有 PHY 数据训练的 OSPI0/1
            2. 6.10.5.19.1.2 无数据训练的 OSPI
              1. 6.10.5.19.1.2.1 OSPI 时序要求 - SDR 模式
              2. 6.10.5.19.1.2.2 OSPI 开关特性 - SDR 模式
              3. 6.10.5.19.1.2.3 OSPI 时序要求 - DDR 模式
              4. 6.10.5.19.1.2.4 OSPI 开关特性 - PHY DDR 模式
          2. 6.10.5.19.2 OSPI0/1 Tap 模式
            1. 6.10.5.19.2.1 OSPI0 Tap SDR 时序
            2. 6.10.5.19.2.2 OSPI0 Tap DDR 时序
        20. 6.10.5.20 OLDI
          1. 6.10.5.20.1 OLDI 开关特性
        21. 6.10.5.21 PCIE
        22. 6.10.5.22 计时器
          1. 6.10.5.22.1 计时器的时序要求
          2. 6.10.5.22.2 计时器的开关特性
        23. 6.10.5.23 UART
          1. 6.10.5.23.1 UART 的时序要求
          2. 6.10.5.23.2 UART 开关特性
        24. 6.10.5.24 USB
      6. 6.10.6 仿真和调试
        1. 6.10.6.1 迹线
        2. 6.10.6.2 JTAG
          1. 6.10.6.2.1 JTAG 电气数据和时序
            1. 6.10.6.2.1.1 JTAG 时序要求
            2. 6.10.6.2.1.2 JTAG 开关特性
  8. 7 应用、实施和布局
    1. 7.1 器件连接和布局基本准则
      1. 7.1.1 电源去耦和大容量电容
        1. 7.1.1.1 配电网络实施指南
      2. 7.1.2 外部振荡器
      3. 7.1.3 JTAG 和 EMU
      4. 7.1.4 复位
      5. 7.1.5 未使用的引脚
      6. 7.1.6 JacintoTM 7 器件硬件设计指南
    2. 7.2 外设和接口的相关设计信息
      1. 7.2.1 LPDDR4 电路板设计和布局布线指南
      2. 7.2.2 OSPI 和 QSPI 电路板设计和布局指南
        1. 7.2.2.1 无环回和内部焊盘环回
        2. 7.2.2.2 外部电路板环回
        3. 7.2.2.3 DQS（仅适用于八路闪存器件）
      3. 7.2.3 USB VBUS 设计指南
      4. 7.2.4 使用 VMON/POK 的系统电源监测设计指南
      5. 7.2.5 高速差分信号布线指南
      6. 7.2.6 散热解决方案指导
  9. 8 器件和文档支持
    1. 8.1 器件命名规则
      1. 8.1.1 标准封装编号法
      2. 8.1.2 器件命名约定
    2. 8.2 工具与软件
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息
    1. 10.1 封装信息

6.10.2.3 组合式 MCU 域和 Main 域下电时序 - 选项 1

图 6-4 介绍了选项 1 的器件下电时序。

TDA4VPE-Q1 TDA4APE-Q1 组合式 MCU 域和 Main 域，初级下电时序 - 选项 1
A. 时间戳标记：
  • T0 - MCU_PORz 和 PORz 置为低电平有效，用于将所有处理器资源置于安全状态。(0ms)
  • T1 - 主 DDR、SRAM 内核和 SRAM CPU 电源开始斜降。(0.5ms)
  • T2 - 低电压内核电源开始电源斜降。(2.5ms)
  • T3 - 1.8V 电压开始电源斜降。(3.0ms)
  • T4 – 3.3V 电压开始电源斜降。(3.5ms)
B. 任何 MCU 或 Main 双电压 IO 域（VDDSHVn_MCU 或 VDDSHVn）由 3.3V 电压供电以支持 3.3V 数字接口。
C. 任何 MCU 或 Main 双电压 IO 域（VDDSHVn_MCU 或 VDDSHVn）由 1.8V 电压供电以支持 1.8V 数字接口。
D. VDDSHV5 支持 SD 存储卡的 MMC1 信号。需要使用双电压 (3.3V/1.8V) 电源轨以实现合规的高速 SD 卡运行。如果不需要 SD 卡或可以接受具有固定 3.3V 工作电压的标准数据速率，则可以将域与数字 IO 3.3V 电源轨分组在一起。如果 SD 卡能够在固定 1.8V 的电压下运行，则可以将域与数字 IO 1.8V 电源轨分组在一起。
E. VDDA_3P3_USB 是用于 USB 2.0 差分接口信号传输的 3.3V 模拟域。建议使用低噪声模拟电源来提供最佳信号完整性，以确保 USB 数据眼罩合规性。如果不需要 USB 接口或可以容忍数据位错误，则可以直接或通过电源滤波器将域与 3.3V 数字 IO 电源轨分组在一起。
F. VDDA_1P8_<clk/pll/ana> 是 1.8V 模拟域，支持需要使用低噪声电源以实现最佳性能的时钟振荡器、PLL 和模拟电路。不建议将数字 VDDSHVn_MCU 和 VDDSHVn IO 域组合在一起，因为高频开关噪声会对时钟、PLL 和 DLL 信号的抖动性能产生负面影响。应避免组合模拟 VDDA_1p8_<phy> 域，但如果分组在一起，则需要进行直列式铁氧体磁珠电源滤波。
G. VDDA_1P8_<phy> 是 1.8V 模拟域，支持多个串行 PHY 接口。建议使用低噪声模拟电源来提最佳信号完整性、接口性能和规格符合性。如果不需要这些接口中的任何一个，可以容忍数据位错误或不合规运行，则可以直接或通过直列式电源滤波器将域与数字 IO 1.8V 电源轨分组在一起。
H. VDDA_0P8_<dll/pll> 是 0.8V 模拟域，支持需要使用低噪声电源以实现最佳性能的 PLL 和 DLL 电路。不建议将这些域与任何其他 0.8V 域组合在一起，因为高频开关噪声会对 PLL 和 DLL 信号的抖动性能产生负面影响。
I. MCU_PORz 和 PORz 必须置为低电平有效（至少 TΔ1 = 200μs），以确保 SoC 资源在任何电压开始斜降之前进入安全状态。
图 6-4 组合式 MCU 域和 Main 域，初级下电时序 - 选项 1

组合式 MCU 域和 Main 域下电时序 - 选项 2

图 6-5 介绍了选项 2 的器件下电时序。

TDA4VPE-Q1 TDA4APE-Q1 组合式 MCU 域和 Main 域，初级下电时序 - 选项 2
A. 时间戳标记：
  • T0 - MCU_PORz 和 PORz 置为低电平有效，用于将所有处理器资源置于安全状态。(0ms)
  • T1 – 所有电源开始斜降。(0.2ms)
B. MCU_PORz 和 PORz 必须置为低电平有效（至少 TΔ1 = 200μs），以确保 SoC 资源在任何电压开始斜降之前进入安全状态。
图 6-5 组合式 MCU 域和 Main 域，初级下电时序 - 选项 2