如果在使用 DP83867 时遇到数据包丢失或 CRC 错误的问题，并且使用的是短电缆，请考虑调试其中的一些项目。

如果器件的短电缆为 1m 或更短，可能会导致信号质量问题。原因之一可能是，在内部进行数字信号处理可能需要太长的时间才能收敛，或收敛到长度较短的不理想滤波器值，这可能会导致不良的 SNR（信噪比）。然后，导致链路中断或潜在的数据包丢失，从而可能需要您在重新开始数据包传输之前重置器件。

我们有一种寄存器配置如下，可在观察到这种边缘性的应用中提高 SNR。此脚本允许更改计时带宽以确保 DSP 正确收敛：

begin
// Hard Reset
001F 8000
// Threshold for consecutive amount of Idle symbols for Viterbi Idle detector to assert Idle Mode set to 5
0053 2054
// CAGC DC Compensation Disable
00EF 3840
// Master Training Timers - increasing time in different training states
0102 7477
// Master Training Timers - increasing time in different training states
0103 7777
// Master Training Timers - increasing time in different training states
0104 4577
// Timing Loop Bandwidth
010C 7777
// Timing Loop Bandwidth
01C2 7FDE
// Slave Timers - increasing time in different training states
0115 5555
// Slave Timers - increasing time in different training states
0118 0771
// Timing Loop Bandwidth
011D 6DB2
// Timing Loop Bandwidth
011E 3FFB
// Timing Loop Bandwidth
01C3 FFC6
// Timing Loop Bandwidth
01C4 0FC2
// Timing Loop Bandwidth
01C5 0FF0
// FFE Fix
012C 0E81
// Soft Reset
001F 4000
end