증폭기 설계의 시작점은 LDO, DUT의 출력 잡음입니다. 실리콘 프로세스 기술의 최근 발전으로 텍사스 인스트루먼트는 초저잡음 LDO를 제공하고 있습니다. 이러한 LDO의 잡음 수준을 살펴보면 1kHz에서 1.3~1.1nV/Hz, 10kHz에서 1nV/Hz(또는 그 이하)의 스펙트럼 잡음 밀도를 확인할 수 있습니다. 이러한 잡음 수준은 현재 최고 성능의 연산 증폭기(op-amp) 장치에서 제공하는 잡음 수준과 비슷합니다. 이러한 수준을 역산하면(앞서 설명한 10dB 마진 적용 시), 10dB 마진 기준으로 1kHz와 10kHz에서 각각 ≅350pV/Hz와 250pV/Hz의 입력 레퍼런스 잡음 수준을 갖는 증폭기가 필요합니다. 이러한 잡음 수준은 트랜지스터의 잡음 수준과 같습니다(일반적인 LDO의 경우 10Hz에서 최대 10MHz까지의 요구 BW 측정을 고려하지 않음).

다행히도 참고 자료 [3] 섹션에서 논의한 대로, 병렬 연산 증폭기 단계를 중첩함으로써 이와 유사하거나 더 낮은 잡음 수준을 달성할 수 있습니다. 따라서 낮은 EIVN(등가 입력 전압)과 EICN(등가 입력 전류 잡음)을 달성하기 위해 가장 낮은 잡음을 사용할 수 있는 연산 증폭기를 선택해야 합니다. 선택한 연산 증폭기는 잡음 측정 BW에 필요한 게인을 수용하기에 충분한 BW를 가져야 합니다.

텍사스 인스트루먼트는 다양한 저잡음 연산 증폭기를 제공합니다. 이 설계에서는 설계의 요구 사항을 충족하기 위해 최소한의 잡음과 최대한의 BW가 필요합니다. 따라서 1kHz에서 잡음 수준이 700pV/Hz~950pV/Hz인 연산 증폭기가 유력한 후보입니다. 증폭기 설계에 필요한 또 다른 필수 조건은 연산 증폭기의 1kHz에서 1/f 잡음 수준이 매우 낮아야 한다는 것입니다.

병렬 연산 증폭기 기법(참고 자료 [3] 섹션에서 논의되었음)과 약 800pV/Hz의 잡음이 있는 연산 증폭기를 사용하면 방정식 2과 같이 약 10개의 병렬 단계가 발생합니다.

시뮬레이션 및 프로토타이핑 결과에 따르면, 10개의 단계는 증폭기의 회로 설계를 크게 복잡하게 만들지 않고도 기생 및 부품 허용 오차에 대해 10dB 이상의 마진을 유지합니다.