ZHCS864Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 信号说明
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级 - 汽车
    3. 6.3  ESD 等级 - 商用
    4. 6.4  建议工作条件
    5. 6.5  功耗摘要
      1. 6.5.1 TMS320F2803x 在 60MHz SYSCLKOUT 下的电流消耗
      2. 6.5.2 减少电流消耗
      3. 6.5.3 流耗图（VREG 启用）
    6. 6.6  电气特性
    7. 6.7  热阻特性
      1. 6.7.1 PN 封装
      2. 6.7.2 PAG 封装
      3. 6.7.3 RSH 封装
    8. 6.8  散热设计注意事项
    9. 6.9  无信号缓冲情况下 MCU 与 JTAG 调试探针的连接
    10. 6.10 参数信息
      1. 6.10.1 时序参数符号
      2. 6.10.2 定时参数的通用注释
    11. 6.11 测试负载电路
    12. 6.12 电源时序
      1. 6.12.1 复位 (XRS) 时序要求
      2. 6.12.2 复位 (XRS) 开关特征
    13. 6.13 时钟规范
      1. 6.13.1 器件时钟表
        1. 6.13.1.1 2803x时钟表和命名规则（60MHz 器件）
        2. 6.13.1.2 器件计时要求/特性
        3. 6.13.1.3 内部零引脚振荡器 (INTOSC1/INTOSC2) 特性
      2. 6.13.2 时钟要求和特性
        1. 6.13.2.1 XCLKIN 定时要求 - PLL 已启用
        2. 6.13.2.2 XCLKIN 时序要求 - PLL 已禁用
        3. 6.13.2.3 XCLKOUT 开关特性（旁路或启用 PLL）
    14. 6.14 闪存定时
      1. 6.14.1 T 温度材料的闪存/OTP 耐久性
      2. 6.14.2 S 温度材料的闪存/OTP 耐久性
      3. 6.14.3 Q 温度材料的闪存/OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT 下的闪存参数
      5. 6.14.5 闪存 / OTP 访问时序
      6. 6.14.6 闪存数据保持持续时间
  8. 7 详细说明
    1. 7.1 概述
      1. 7.1.1  CPU
      2. 7.1.2  控制律加速器 (CLA)
      3. 7.1.3  内存总线（哈弗总线架构）
      4. 7.1.4  外设总线
      5. 7.1.5  实时 JTAG 和分析
      6. 7.1.6  闪存
      7. 7.1.7  M0，M1 SARAM
      8. 7.1.8  L0 SARAM，和 L1，L2，和 L3 DPSARAM
      9. 7.1.9  引导 ROM
        1. 7.1.9.1 仿真引导
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 引导加载器使用的外设引脚
      10. 7.1.10 安全
      11. 7.1.11 外设中断扩展 (PIE) 块
      12. 7.1.12 外部中断 (XINT1-XINT3)
      13. 7.1.13 内部零引脚振荡器、振荡器和 PLL
      14. 7.1.14 看门狗
      15. 7.1.15 外设时钟
      16. 7.1.16 低功耗模式
      17. 7.1.17 外设帧 0，1，2，3 (PFn)
      18. 7.1.18 通用输入/输出 (GPIO) 复用器
      19. 7.1.19 32 位 CPU 计时器 (0，1，2)
      20. 7.1.20 控制外设
      21. 7.1.21 串行端口外设
    2. 7.2 内存映射
    3. 7.3 寄存器映射
    4. 7.4 器件仿真寄存器
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 片载电压稳压器 (VREG)
        1. 7.5.1.1 使用片上 VREG
        2. 7.5.1.2 禁用片载 VREG
      2. 7.5.2 片上加电复位 (POR) 和欠压复位 (BOR) 电路
    6. 7.6 系统控制
      1. 7.6.1 内部零引脚振荡器
      2. 7.6.2 晶体振荡器选项
      3. 7.6.3 基于 PLL 的时钟模块
      4. 7.6.4 输入时钟的损耗（NMI 看门狗功能）
      5. 7.6.5 CPU 看门狗模块
    7. 7.7 低功耗模式块
    8. 7.8 中断
      1. 7.8.1 外部中断
        1. 7.8.1.1 外部中断电子数据/定时
          1. 7.8.1.1.1 外部中断时序要求
          2. 7.8.1.1.2 外部中断开关特性
    9. 7.9 外设
      1. 7.9.1  控制律加速器 (CLA) 概述
      2. 7.9.2  模拟模块
        1. 7.9.2.1 模数转换器 (ADC)
          1. 7.9.2.1.1 特性
          2. 7.9.2.1.2 ADC 转换开始电子数据/定时
            1. 7.9.2.1.2.1 外部 ADC 转换启动开关特性
          3. 7.9.2.1.3 片载模数转换器 (ADC) 电子数据/定时
            1. 7.9.2.1.3.1 ADC 电气特性
            2. 7.9.2.1.3.2 ADC 电源模式
            3. 7.9.2.1.3.3 内部温度传感器
              1. 7.9.2.1.3.3.1 温度传感器系数
            4. 7.9.2.1.3.4 ADC 加电控制位时序
              1. 7.9.2.1.3.4.1 ADC 加电延迟
            5. 7.9.2.1.3.5 ADC 顺序模式时序和同步模式时序
        2. 7.9.2.2 ADC 多路复用器
        3. 7.9.2.3 比较器块
          1. 7.9.2.3.1 片载比较器 / DAC 电子数据/定时
            1. 7.9.2.3.1.1 比较器/DAC 的电气特性
      3. 7.9.3  详细说明
      4. 7.9.4  串行外设接口 (SPI) 模块
        1. 7.9.4.1 SPI 主模式电气数据/时序
          1. 7.9.4.1.1 SPI 主模式外部时序（时钟相位 = 0）
          2. 7.9.4.1.2 SPI 主模式外部时序（时钟相位 = 1）
        2. 7.9.4.2 SPI 从模式电气数据/时序
          1. 7.9.4.2.1 SPI 从模式外部时序（时钟相位 = 0）
          2. 7.9.4.2.2 SPI 从模式外部时序（时钟相位 = 1）
      5. 7.9.5  串行通信接口 (SCI) 模块
      6. 7.9.6  本地互连网络 (LIN)
      7. 7.9.7  增强型控制器局域网 (eCAN) 模块
      8. 7.9.8  内部集成电路 (I2C)
        1. 7.9.8.1 I2C 电气数据/时序
          1. 7.9.8.1.1 I2C 时序要求
          2. 7.9.8.1.2 I2C 开关特征
      9. 7.9.9  增强型 PWM 模块 (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM 电气数据/时序
          1. 7.9.9.1.1 ePWM 时序要求
          2. 7.9.9.1.2 ePWM 开关特性
        2. 7.9.9.2 跳闸区输入时序
          1. 7.9.9.2.1 跳闸区域输入时序要求
      10. 7.9.10 高分辨率 PWM (HRPWM)
        1. 7.9.10.1 HRPWM 电气数据/时序
          1. 7.9.10.1.1 高分辨率 PWM 特性
      11. 7.9.11 增强型捕捉模块 (eCAP1)
        1. 7.9.11.1 eCAP 电气数据/时序
          1. 7.9.11.1.1 增强型捕捉 (eCAP) 时序要求
          2. 7.9.11.1.2 eCAP 开关特性
      12. 7.9.12 高分辨率捕捉 (HRCAP) 模块
        1. 7.9.12.1 HRCAP 电气数据/时序
          1. 7.9.12.1.1 高分辨率捕捉 (HRCAP) 时序要求
      13. 7.9.13 增强型正交编码器脉冲 (eQEP)
        1. 7.9.13.1 eQEP 电气数据/时序
          1. 7.9.13.1.1 增强型正交编码器脉冲 (eQEP) 时序要求
          2. 7.9.13.1.2 eQEP 开关特性
      14. 7.9.14 JTAG 端口
      15. 7.9.15 通用输入/输出 (GPIO) 多路复用器
        1. 7.9.15.1 GPIO 电气数据/时序
          1. 7.9.15.1.1 GPIO - 输出时序
            1. 7.9.15.1.1.1 通用输出开关特征
          2. 7.9.15.1.2 GPIO - 输入时序
            1. 7.9.15.1.2.1 通用输入时序要求
          3. 7.9.15.1.3 输入信号的采样窗口宽度
          4. 7.9.15.1.4 低功耗唤醒时序
            1. 7.9.15.1.4.1 空闲模式时序要求
            2. 7.9.15.1.4.2 空闲模式开关特性
            3. 7.9.15.1.4.3 待机模式时序要求
            4. 7.9.15.1.4.4 待机模式开关特征
            5. 7.9.15.1.4.5 停机模式时序要求
            6. 7.9.15.1.4.6 停机模式开关特征
  9. 8 应用、实施和布局
    1. 8.1 TI 参考设计
  10. 9 器件和文档支持
    1. 9.1 器件和开发支持工具命名规则
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.2 信号说明

表 5-1对这些信号进行了说明。除 JTAG 引脚以外，除非另有说明，否则 GPIO 功能是复位时的默认功能。在它们下面列出的外设信号是供替换的功能。有些外设功能并非在所有器件上都可用。详细信息，请参阅表 4-1。输入不可承受 5V 电压。所有 GPIO 引脚均为 I/O/Z 且有一个内部上拉电阻，可在每个引脚上有选择性地启用/禁用。这一特性只适用于 GPIO 引脚。复位时不启用 PWM 引脚上的上拉电阻。复位后启用其他 GPIO 引脚上的上拉电阻。AIO 引脚没有内部上拉电阻。

注：

使用片上 VREG 时，GPIO19、GPIO34、GPIO35、GPIO36、GPIO37 和 GPIO38 引脚在上电期间会有毛刺脉冲。这种潜在的毛刺脉冲将在读取引导模式引脚之前结束，不会影响引导行为。如果应用不能接受毛刺脉冲，可从外部提供 1.8V 电源。或者添加一个与这些引脚串联的限流电阻（例如 470Ω），可考虑使用外部驱动器限制降级到引脚和/或外部电路的可能性。当使用外部 1.8V 电源时，无需电源时序。然而，如果 I/O 引脚的电平转换输出缓冲器中的 3.3V 晶体管在 1.8V 晶体管之前上电，输出缓冲器有可能打开，这会导致上电期间引脚上出现毛刺脉冲。为了避免这种情况，VDD 引脚应早于 VDDIO 引脚或与之同时上电，确保 VDD 引脚在 VDDIO 引脚达到 0.7V 之前达到 0.7V。

表 5-1 信号说明
终端 I/O/Z(1) 说明
名称 PN
引脚编号		 PAG
引脚编号		 RSH
引脚编号
JTAG
TRST 10 8 6 I 带有内部下拉电阻的 JTAG 测试复位。当被驱动至高电平时，TRST使扫描系统获得器件运行的控制权。如果此信号未连接或驱动至低电平，则器件将在功能模式下运行，测试复位信号将被忽略。请注意：TRST 是高电平有效的测试引脚，在器件正常运行期间必须始终保持低电平。此引脚上需要一个外部上拉电阻器。此电阻器的阻值应该基于适用于该设计的调试器 Pod 的驱动强度。 通常情况下，一个 2.2kΩ 电阻器可提供足够的保护。由于这是特定于应用的，TI 建议针对调试器和应用的适当运行对每个目标板进行验证。(↓)
TCK 参阅 GPIO38 I 参阅 GPIO38。带有内部上拉电阻的 JTAG 测试时钟。(↑)
TMS 参阅 GPIO36 I 参阅 GPIO36。带有内部上拉电阻的 JTAG 测试模式选择 (TMS)。此串行控制输入在 TCK 上升沿上的 TAP 控制器中计时。(↑)
TDI 参阅 GPIO35 I 参阅 GPIO35。带有内部上拉电阻的 JTAG 测试数据输入 (TDI)。TDI 在 TCK 上升沿上的所选寄存器（指令或数据）中计时。(↑)
TDO 参阅 GPIO37 O/Z 参阅 GPIO37。JTAG 扫描输出，测试数据输出 (TDO)。所选寄存器（指令或数据）的内容在 TCK 下降沿从 TDO 移出。（8mA 驱动）
闪存
TEST2 38 30 27 I/O 测试引脚。为 TI 保留。必须保持未连接状态。
时钟
XCLKOUT 参阅 GPIO18 - O/Z 参阅 GPIO18。源自 SYSCLKOUT 的输出时钟。XCLKOUT 频率或者与 SYSCLKOUT 的频率相同， 或者是后者的一半或四分之一。这通过 XCLK 寄存器中的位 1:0 (XCLKOUTDIV) 控制。复位时，XCLKOUT = SYSCLKOUT/4。通过将 XCLKOUTDIV 设定为 3，可关闭 XCLKOUT 信号。GPIO18 的多路复用器控制也必须设定为 XCLKOUT，才能使此信号传播到引脚。
XCLKIN 参阅 GPIO19 和 GPIO38 I 参阅 GPIO19 和 GPIO38。外部振荡器输入。时钟的引脚源由 XCLK 寄存器内的 XCLKINSEL 位控制，默认选择 GPIO38。此引脚馈送来自外部 3.3V 振荡器的时钟。在这种情况下，X1 引脚（如果可用）必须连接至 GND，而且必须通过 CLKCTL 寄存器内的位 14 禁用片上晶体振荡器。如果使用晶振/谐振器，必须通过 CLKCTL 寄存器内的位 13 禁用 XCLKIN 路径。
请注意：使用 GPIO38/TCK/XCLKIN 引脚提供外部时钟以使器件正常运行的设计可能需要集成一些挂钩，以便在使用 JTAG 连接器进行调试期间禁用此路径。这是为了防止 JTAG 调试会话期间被激活的 TCK 信号相互竞争。在此期间可使用零引脚内部振荡器为器件计时。
X1 52 41 36 I 1.8V 片上晶体振荡器输入。若要使用此振荡器，必须在 X1 和 X2 之间连接一个石英晶振或陶瓷谐振器。在这种情况下，必须通过 CLKCTL 寄存器内的位 13 禁用 XCLKIN 路径。如果此引脚未使用，则必须将其连接至 GND。(I)
X2 51 40 35 O 片上晶体振荡器输出。必须在 X1 和 X2 之间连接一个石英晶振或陶瓷谐振器。如果 X2 未使用，必须使其保持未连接状态。(O)
复位
XRS 9 7 5 I/O 器件复位（输入）和看门狗复位（输出）。这些器件内置上电复位 (POR) 电路和欠压复位 (BOR) 电路。在上电或欠压情况下，此引脚由器件驱动为低电平。外部电路也可能会驱动此引脚以使器件复位生效。发生看门狗复位时，此引脚也由 MCU 驱动为低电平。在看门狗复位期间，XRS 引脚在 512 个 OSCCLK 周期的看门狗复位持续时间内被驱动为低电平。应在 XRS 和 VDDIO 之间放置一个阻值为 2.2kΩ 至 10kΩ 的电阻器。如果在 XRS 和 VSS 之间放置一个电容器进行噪声滤除，则该电容器的容值应为 100nF 或更小。当看门狗复位生效时，这些值将能让看门狗在 512 个 OSCCLK 周期内正确地将 XRS 引脚驱动至 VOL。任何源头的器件复位都会导致器件终止执行。程序计数器指向位置 0x3F FFC0 包含的地址。当复位失效时，从程序计数器指定的位置开始执行。此引脚的输出缓冲器是一个具有内部上拉电阻的开漏器件。(↑) 如果此引脚由外部器件驱动，则应使用开漏器件进行驱动。
ADC、比较器、模拟 I/O
ADCINA7 11 9 7 I ADC 组 A，通道 7 输入
ADCINA6 12 10 8 I ADC 组 A，通道 6 输入
COMP3A I 比较器输入 3A
AIO6 I/O 数字 AIO 6
ADCINA5 13 - – I ADC 组 A，通道 5 输入
ADCINA4 14 11 9 I ADC 组 A，通道 4 输入
COMP2A I 比较器输入 2A
AIO4 I/O 数字 AIO 4
ADCINA3 15 12 10 I ADC 组 A，通道 3 输入
ADCINA2 16 13 11 I ADC 组 A，通道 2 输入
COMP1A I 比较器输入 1A
AIO2 I/O 数字 AIO 2
ADCINA1 17 14 12 I ADC 组 A，通道 1 输入
ADCINA0 18 15 13 I ADC 组 A，通道 0 输入。
请注意：VREFHI 和 ADCINA0 共用 64 引脚 PAG 器件上的同一引脚，并且它们不可同时使用。
请注意：VREFHI 和 ADCINA0 共用 56 引脚 RSH 器件上的同一引脚，并且它们不可同时使用。
VREFHI 19 15 13 I ADC 外部基准高 - 仅在 ADC 外部基准模式下使用。请参阅节 7.9.2.1，ADC。
请注意：VREFHI 和 ADCINA0 共用 64 引脚 PAG 器件上的同一引脚，并且它们不可同时使用。
请注意：VREFHI 和 ADCINA0 共用 56 引脚 RSH 器件上的同一引脚，并且它们不可同时使用。
ADCINB7 30 24 21 I ADC 组 B，通道 7 输入
ADCINB6 29 23 20 I ADC 组 B，通道 6 输入
COMP3B I 比较器输入 3B
AIO14 I/O 数字 AIO 14
ADCINB5 28 - – I ADC 组 B，通道 5 输入
ADCINB4 27 22 19 I ADC 组 B，通道 4 输入
COMP2B I 比较器输入 2B
AIO12 I/O 数字 AIO12
ADCINB3 26 21 18 I ADC 组 B，通道 3 输入
ADCINB2 25 20 17 I ADC 组 B，通道 2 输入
COMP1B I 比较器输入 1B
AIO10 I/O 数字 AIO 10
ADCINB1 24 19 16 I ADC 组 B，通道 1 输入
ADCINB0 23 18 - I ADC 组 B，通道 0 输入
VREFLO 22 17 15 I ADC 外部基准低。
请注意：VREFLO 始终连接至 64 引脚 PAG 器件和 56 引脚 RSH 器件上的 VSSA。
CPU 和 I/O 电源
VDDA 20 16 14 模拟电源引脚。在此引脚附近连接一个 2.2μF 电容器（典型值）。
VSSA 21 17 15 模拟接地引脚。
请注意：VREFLO 始终连接至 64 引脚 PAG 器件和 56 引脚 RSH 器件上的 VSSA。
VDD 7 5 3 CPU 和逻辑数字电源引脚。使用内部 VREG 时，在每个 VDD 引脚和接地端之间放置一个 1.2µF 电容器。可使用容值较高的电容器。
54 43 38
72 59 52
VDDIO 36 29 26 数字 I/O 缓冲器和闪存电源引脚。启用 VREG 时使用单电源。在每个引脚上放置一个 去耦电容器。确切值应由系统电压调节解决方案决定。
70 57 50
VSS 8 6 4 数字接地引脚
35 28 25
53 42 37
71 58 51
稳压器控制信号
VREGENZ 73 60 53 I 具有内部下拉电阻的内部稳压器 (VREG) 使能。直接连接到 VSS（低）以启用内部 1.8V VREG。直接连接到 VDDIO（高）以禁用 VREG 并使用外部 1.8V 电源。
GPIO 和外设信号(2)
GPIO0 69 56 49 I/O/Z 通用输入/输出 0
EPWM1A O 增强型 PWM1 输出 A 和 HRPWM 通道
- - -
- - -
GPIO1 68 55 48 I/O/Z 通用输入/输出 1
EPWM1B O 增强型 PWM1 输出 B
- -
COMP1OUT O 比较器 1 的直接输出
GPIO2 67 54 47 I/O/Z 通用输入/输出 2
EPWM2A O 增强型 PWM2 输出 A 和 HRPWM 通道
- -
- -
GPIO3 66 53 46 I/O/Z 通用输入/输出 3
EPWM2B O 增强型 PWM2 输出 B
SPISOMIA I/O SPI-A 从器件输出，主器件输入
COMP2OUT O 比较器 2 的直接输出
GPIO4 63 51 45 I/O/Z 通用输入/输出 4
EPWM3A O 增强型 PWM3 输出 A 和 HRPWM 通道
- -
- -
GPIO5 62 50 44 I/O/Z 通用输入/输出 5
EPWM3B O 增强型 PWM3 输出 B
SPISIMOA I/O SPI-A 从器件输入，主器件输出
ECAP1 I/O 增强型捕捉输入/输出 1
GPIO6 50 39 34 I/O/Z 通用输入/输出 6
EPWM4A O 增强型 PWM4 输出 A 和 HRPWM 通道
EPWMSYNCI I 外部 ePWM 同步脉冲输入
EPWMSYNCO O 外部 ePWM 同步脉冲输出
GPIO7 49 38 33 I/O/Z 通用输入/输出 7
EPWM4B O 增强型 PWM4 输出 B
SCIRXDA I SCI-A 接收数据
- -
GPIO8 43 35 - I/O/Z 通用输入/输出 8
EPWM5A O 增强型 PWM5 输出 A 和 HRPWM 通道
- -
ADCSOCAO O ADC 转换启动 A
GPIO9 39 31 - I/O/Z 通用输入/输出 9
EPWM5B O 增强型 PWM5 输出 B
LINTXA O LIN 发送 A
HRCAP1 I 高分辨率输入捕捉 1
GPIO10 65 52 - I/O/Z 通用输入/输出 10
EPWM6A O 增强型 PWM6 输出 A 和 HRPWM 通道
- -
ADCSOCBO O ADC 转换启动 B
GPIO11 61 49 - I/O/Z 通用输入/输出 11
EPWM6B O 增强型 PWM6 输出 B
LINRXA I LIN 接收 A
HRCAP2 I 高分辨率输入捕捉 2
GPIO12 47 37 32 I/O/Z 通用输入/输出 12
TZ1 I 跳闸区输入 1
SCITXDA O SCI-A 发送数据
SPISIMOB I/O SPI-B 从器件输入，主器件输出
请注意：SPI-B 仅在 PN 封装中可用。
GPIO13 76 - - I/O/Z 通用输入/输出 13
TZ2 I 跳闸区输入 2
- -
SPISOMIB I/O SPI-B 从器件输出，主器件输入
GPIO14 77 - - I/O/Z 通用输入/输出 14
TZ3 I 跳闸区输入 3
LINTXA O LIN 发送
SPICLKB I/O SPI-B 时钟输入/输出
GPIO15 75 - - I/O/Z 通用输入/输出 15
TZ1 I 跳闸区输入 1
LINRXA I LIN 接收
SPISTEB I/O SPI-B 从器件发送使能输入/输出
GPIO16 46 36 31 I/O/Z 通用输入/输出 16
SPISIMOA I/O SPI-A 从器件输入，主器件输出
- -
TZ2 I 跳闸区输入 2
GPIO17 42 34 30 I/O/Z 通用输入/输出 17
SPISOMIA I/O SPI-A 从器件输出，主器件输入
- -
TZ3 I 跳闸区输入 3
GPIO18 41 33 29 I/O/Z 通用输入/输出 18
SPICLKA I/O SPI-A 时钟输入/输出
LINTXA O LIN 发送
XCLKOUT O/Z 源自 SYSCLKOUT 的输出时钟。XCLKOUT 频率或者与 SYSCLKOUT 的频率相同， 或者是后者的一半或四分之一。这通过 XCLK 寄存器中的位 1:0 (XCLKOUTDIV) 控制。复位时，XCLKOUT = SYSCLKOUT/4。通过将 XCLKOUTDIV 设定为 3，可关闭 XCLKOUT 信号。GPIO18 的多路复用器控制也必须设定为 XCLKOUT，才能使此信号传播到引脚。
GPIO19 55 44 39 I/O/Z 通用输入/输出 19
XCLKIN 外部振荡器输入。此引脚到时钟块的路径不受此引脚多路复用功能的控制。如果此路径用于其他外设功能，必须注意不要启用此路径来计时。
SPISTEA I/O SPI-A 从器件发送使能输入/输出
LINRXA I LIN 接收
ECAP1 I/O 增强型捕捉输入/输出 1
GPIO20 78 62 55 I/O/Z 通用输入/输出 20
EQEP1A I 增强型 QEP1 输入 A
- -
COMP1OUT O 比较器 1 的直接输出
GPIO21 79 63 56 I/O/Z 通用输入/输出 21
EQEP1B I 增强型 QEP1 输入 B
- -
COMP2OUT O 比较器 2 的直接输出
GPIO22 1 1 1 I/O/Z 通用输入/输出 22
EQEP1S I/O 增强型 QEP1 选通
- -
LINTXA O LIN 发送
GPIO23 4 4 2 I/O/Z 通用输入/输出 23
EQEP1I I/O 增强型 QEP1 索引
- -
LINRXA I LIN 接收
GPIO24 80 64 - I/O/Z 通用输入/输出 24
ECAP1 参阅 GPIO5 和 GPIO19 I/O 增强型捕捉输入/输出 1
- -
SPISIMOB I/O SPI-B 从器件输入，主器件输出
请注意：SPI-B 仅在 PN 和 RSH 封装中可用。
GPIO25 44 - - I/O/Z 通用输入/输出 25
- -
- -
SPISOMIB I/O SPI-B 从器件输出，主器件输入
GPIO26 37 - - I/O/Z 通用输入/输出 26
HRCAP1 I 高分辨率输入捕捉 1
- -
SPICLKB I/O SPI-B 时钟输入/输出
GPIO27 31 - - I/O/Z 通用输入/输出 27
HRCAP2 I 高分辨率输入捕捉 2
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SPISTEB I/O SPI-B 从器件发送使能输入/输出
GPIO28 40 32 28 I/O/Z 通用输入/输出 28
SCIRXDA I SCI 接收数据
SDAA I/OD I2C 数据开漏双向端口
TZ2 I 跳闸区输入 2
GPIO29 34 27 24 I/O/Z 通用输入/输出 29
SCITXDA O SCI 发送数据
SCLA I/OD I2C 时钟开漏双向端口
TZ3 I 跳闸区输入 3
GPIO30 33 26 23 I/O/Z 通用输入/输出 30
CANRXA I CAN 接收
- -
- -
GPIO31 32 25 22 I/O/Z 通用输入/输出 31
CANTXA O CAN 发送
- -
- -
GPIO32 2 2 - I/O/Z 通用输入/输出 32
SDAA I/OD I2C 数据开漏双向端口
EPWMSYNCI I 增强型 PWM 外部同步脉冲输入
ADCSOCAO O ADC 转换启动 A
GPIO33 3 3 – I/O/Z 通用输入/输出 33
SCLA I/OD I2C 时钟开漏双向端口
EPWMSYNCO O 增强型 PWM 外部同步脉冲输出
ADCSOCBO O ADC 转换启动 B
GPIO34 74 61 54 I/O/Z 通用输入/输出 34
COMP2OUT O 比较器 2 的直接输出
- -
COMP3OUT O 比较器 3 的直接输出
GPIO35 59 47 42 I/O/Z 通用输入/输出 35
TDI I 带有内部上拉电阻的 JTAG 测试数据输入 (TDI)。TDI 在 TCK 上升沿上的所选寄存器（指令或数据）中计时
GPIO36 60 48 43 I/O/Z 通用输入/输出 36
TMS I 带有内部上拉电阻器的 JTAG 测试模式选择 (TMS)。此串行控制输入在 TCK 上升沿上的 TAP 控制器中计时。
GPIO37 58 46 41 I/O/Z 通用输入/输出 37
TDO O/Z JTAG 扫描输出，测试数据输出 (TDO)。所选寄存器（指令或数据）的内容在 TCK 下降沿从 TDO 移出（8mA 驱动）
GPIO38 57 45 40 I/O/Z 通用输入/输出 38
TCK I 带有内部上拉电阻的 JTAG 测试时钟
XCLKIN I 外部振荡器输入。此引脚到时钟块的路径不受此引脚多路复用功能的控制。如果此路径用于其他功能，必须注意不要启用此路径来计时。
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GPIO39 56 - - I/O/Z 通用输入/输出 39
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GPIO40 64 - - I/O/Z 通用输入/输出 40
EPWM7A O 增强型 PWM7 输出 A 和 HRPWM 通道
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GPIO41 48 - - I/O/Z 通用输入/输出 41
EPWM7B O 增强型 PWM7 输出 B
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GPIO42 5 - - I/O/Z 通用输入/输出 42
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COMP1OUT O 比较器 1 的直接输出
GPIO43 6 - - I/O/Z 通用输入/输出 43
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COMP2OUT O 比较器 2 的直接输出
GPIO44 45 - - I/O/Z 通用输入/输出 44
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(1) I = 输入，O = 输出，Z = 高阻抗，OD = 开漏，↑ = 上拉，↓ = 下拉
(2) GPIO 功能（以粗斜体显示）在复位时为默认值。在它们下面列出的外设信号是供替换的功能。对于实现了 GPIO 功能多路复用的 JTAG 引脚，输入到 GPIO 块的路径始终有效。根据 TRST 信号条件，启用/禁用从 GPIO 块输出的路径和从一个引脚到 JTAG 块的路径。详细信息，请参阅 TMS320F2803x 实时微控制器技术参考手册中的“系统控制”一章。