ZHCSYX2 September   2025 TCAN6062-Q1 , TCAN6062V-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 ESD 等级（IEC 瞬态）
    4. 5.4 建议运行条件
    5. 5.5 热特性
    6. 5.6 电源特性
    7. 5.7 功耗额定值
    8. 5.8 电气特性
    9. 5.9 开关特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
      1. 7.1.1 信号改善功能
      2. 7.1.2 CAN XL 和 FAST 模式
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  引脚说明
        1. 7.3.1.1 TXD
        2. 7.3.1.2 GND
        3. 7.3.1.3 VCC
        4. 7.3.1.4 RXD
        5. 7.3.1.5 VIO（仅适用于 TCAN6062V-Q1）
        6. 7.3.1.6 CANH 和 CANL
        7. 7.3.1.7 STB（待机）
      2. 7.3.2  CAN 总线状态
      3. 7.3.3  用于 FAST 模式信号传输的脉宽调制 (PWM)
        1. 7.3.3.1 PWM 检测和时序
        2. 7.3.3.2 从 SIC 模式转换到 FAST RX 模式
        3. 7.3.3.3 从 SIC 模式转换到 FAST TX 模式
        4. 7.3.3.4 PWM 解码
          1. 7.3.3.4.1 PWM 检测分辨率 tDECODE
          2. 7.3.3.4.2 FAST RX 模式下的 PWM 解码
          3. 7.3.3.4.3 FAST TX 模式下的 PWM 解码
        5. 7.3.3.5 从 FAST RX/TX 模式转换到 SIC 模式
      4. 7.3.4  越界 (OOB) 比较器
      5. 7.3.5  TXD 显性超时 (DTO)
      6. 7.3.6  CAN 总线短路限流
      7. 7.3.7  热关断 (TSD)
      8. 7.3.8  欠压锁定
      9. 7.3.9  未供电设备
      10. 7.3.10 悬空引脚
    4. 7.4 器件功能模式
      1. 7.4.1 工作模式
      2. 7.4.2 正常模式
      3. 7.4.3 待机模式
        1. 7.4.3.1 待机模式下通过唤醒模式 (WUP) 实现的远程唤醒请求
      4. 7.4.4 驱动器和接收器功能
  9. 8 应用和实施
    1. 8.1 典型应用
      1. 8.1.1 设计要求
        1. 8.1.1.1 CAN 终端
      2. 8.1.2 详细设计过程
        1. 8.1.2.1 总线负载能力、长度和节点数
    2. 8.2 系统示例
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 卷带包装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • D|8
  • DRB|8
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.9 开关特性

参数在建议工作条件下有效，且 40℃ ≤ TJ ≤ 150℃（典型值在 VCC = 5V、VIO = 3.3V、器件环境保持在 27℃ 时测得，除非另有说明）
参数 测试条件 最小值 典型值 最大值 单位
器件开关特性
tFastTOSIC PWM 检测时间（在 FAST RX 模式/FAST TX 模式和 SIC 模式之间切换的检测时间）
 在 TXD 边沿的 50% 到下一个 50% 边沿（上升到上升或下降到下降）之间测量 210 245 ns
tSymbolNom PWM 符号接受长度 45 205 ns
tSelect 模式预选择时间 500 980 ns
tDecode PWM 检测分辨率  5 ns
tLogical_0_Tx PWM 比率检测为 logical_0 FAST TX tDecode 0.5*tSymbolNom - tDecode ns
tLogical_1_Tx PWM 比率检测为 logical_1 FAST TX 0.5*tSymbolNom + tDecode tSymbolNom - tDecode ns
tLogical_Rx PWM 比率检测到 FAST RX tDecode tSymbolNom -  tDecode ns
t(LOOP1) SIC 模式：总环路延迟，驱动器输入 (TXD) 到接收器输出 (RXD)，隐性到显性 ，正常模式，VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CL(RXD) = 15pF    95 155 ns
，正常模式，VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CL(RXD) = 15pF    100 165 ns
，正常模式，VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CL(RXD) = 15pF    105 175 ns
，正常模式，VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CL(RXD) = 15pF    120 190 ns
t(LOOP2) SIC 模式：总环路延迟，驱动器输入 (TXD) 到接收器输出 (RXD)，显性到隐性 ，正常模式，VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CL(RXD) = 15pF    110 165 ns
，正常模式，VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CL(RXD) = 15pF    115 175 ns
，正常模式，VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CL(RXD) = 15pF    120 185 ns
，正常模式，VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CL(RXD) = 15pF    135 190 ns
tMODE 模式更改时间，从 SIC 到待机或从待机到 SIC 30 µs
tProp(BusDom-BusLevel0) 从模式更改到总线 level_0 的传播延迟
（SIC 模式到 Fast TX 模式）		 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 80 ns
tProp(BusLevel0-Rec) FAST TX 和 FAST RX 模式下从模式更改到总线隐性的传播延迟
（Fast 模式到 SIC 模式）		 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 325 ns
tΔBit(Bus)ADS/DAS 发送器传播延迟对称性 ADS/DAS tΔBit(Bus)ADS/DAS = tProp(TXD-BusDom) – tProp(TXD-BusLevel0)
45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 -30 30 ns
tΔBit(RXD)ADS/DAS 接收器传播延迟对称性 ADS/DAS tΔBit(RXD)ADS/DAS = tProp(BusDom-RXD) – tProp(BusLevel0-RXD)
45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 -20 20 ns
tFILTER 有效唤醒模式的滤波时间 0.5 0.95 µs
tWAKE 总线唤醒超时值 0.8 6 ms
tFlag 唤醒模式信号传输 250 µs
驱动器开关 — SIC 模式
tprop(TxD-busrec) 传播延迟时间，低电平到高电平 TXD 边沿到驱动器隐性状态（显性到隐性）
 STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，VIO = 4.5V 至 5.5V 45 75 ns
STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，VIO = 3V 至 3.6V 45 75 ns
STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，VIO = 2.25V 至 2.75V 45 75 ns
STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，VIO = 1.71V 至 1.89V 45 80 ns
tprop(TxD-busdom) 传播延迟时间，高电平到低电平 TXD 边沿到驱动器显性状态（隐性到显性）
 STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，VIO = 4.5V 至 5.5V 45 75 ns
STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，VIO = 3V 至 3.6V 45 75 ns
STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，VIO = 2.25V 至 2.75V 45 75 ns
STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，VIO = 1.71V 至 1.89V 45 80 ns
tsk(p) 脉冲偏斜 (|tprop(TxD-busrec) - tprop(TxD-busdom)|)
 STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF 3.5 10 ns
tR 差分输出信号上升时间
 STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF 22 30 ns
tF 差分输出信号下降时间
 STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF 22 30 ns
tDOM 发送显性超时（SIC 模式） 45Ω ≤ RL ≤ 65Ω，CL = 100pF，STB = 0V 0.8 6.0 ms
接收器开关 — SIC 模式
tprop(busrec-RXD) 传播延迟时间，总线隐性输入到 RXD 高电平输出（显性到隐性）

 STB = 0V，
CL(RXD) = 15pF，VIO = 4.5V 至 5.5V		 67 90 ns
STB = 0V，CL(RXD) = 15pF，VIO = 3V 至 3.6V 65 95 ns
STB = 0V，CL(RXD) = 15pF，VIO = 2.25V 至 2.75V 70 105 ns
STB = 0V，CL(RXD) = 15pF，VIO = 1.71V 至 1.89V 80 110 ns
tprop(busdom-RXD) 传播延迟时间，总线显性输入到 RXD 低电平输出（隐性到显性）

 STB = 0V，
CL(RXD) = 15pF，VIO = 4.5V 至 5.5V		 56 80 ns
STB = 0V，CL(RXD) = 15pF，VIO = 3V 至 3.6V 61 90 ns
STB = 0V，CL(RXD) = 15pF，VIO = 2.25V 至 2.75V 65 100 ns
STB = 0V，CL(RXD) = 15pF，VIO = 1.71V 至 1.89V 75 110 ns
tR RXD 输出信号上升时间 STB = 0V，
CL(RXD) = 15pF		 7 20 ns
tF RXD 输出信号下降时间 9 25 ns
tOOB_LOW (RXD) 快速数据流量期间的 RXD 低脉冲宽度，比特率为
10 Mbit/s		 tSymbolNom = 100ns 30 ns
快速数据流量期间的 RXD 低脉冲宽度，比特率为
20 Mbit/s		 tSymbolNom = 50ns  15 ns
驱动器开关 — FAST TX 模式
tSIC_data FAST TX 模式下的信号改善时间 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 775 ns
tProp(TXD-BusLevel0) 从 TXD 逻辑 0 到总线 level_0 的传播延迟
 VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 80 ns
VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 80 ns
VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 80 ns
VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 80 ns
tProp(TXD-BusLevel1) 从 TXD 逻辑 1 到总线 level_1 的传播延迟
 VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 80 ns
VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 80 ns
VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 80 ns
VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 80 ns
tBusfall 下降时间 VDiff 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 6 12 20 ns
tBusrise 上升时间 VDiff 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 6 12 20 ns
tΔBit(Bus)Level1 FAST TX 模式下发送的 level_1 位宽度变化
 相对于 TXD tBit_data 长度的总线 level_1 位
长度变化
tΔBit(Bus)Level1 = tBit(Bus) Level1 – k * tBit_data
45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF		 - 5 5 ns
tΔBit(RxD)Logical1 FAST TX 模式下接收的逻辑 1 位宽度变化
 相对于 TXD tBit_data 长度的 RXD 逻辑 1 位
长度变化
tΔBit(RxD) Logical1 = tBit(RxD) Logical1 – k * tBit_data
45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF		 - 10 10 ns
接收器开关 — FAST RX 模式
tSIC_FAST_RX_dis Fast RX 检测后的 SIC 禁用时间 VIO = 1.7V 至 5.5V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 80 ns
tProp(BusLevel0-RXD) 从总线 level_0 到 RXD 逻辑 0 的传播延迟 VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 80 ns
VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 90 ns
VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 100 ns
VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 110 ns
tProp(BusLevel1-RXD) 从总线 level_1 到 RXD 逻辑 1 的传播延迟 VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 80 ns
VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF
 待定 90 ns
VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 100 ns
VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF 待定 110 ns
tΔREC_Logical1 FAST RX 模式下的逻辑 1 接收器时序对称性
 相对于总线 level_1 位长度的 RXD 逻辑 1 位长度变化
tΔREC_Logical1 = tBit(RxD) Logical1 - tBit( Bus) Level1
45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF		 -5 5 ns
信号改善时序特性
tPAS_REC_START 被动隐性阶段的
开始时间		 从 TXD 上升 50% 边沿（斜率 <5ns）到被动隐性阶段开始的持续时间 待定 530 ns
tACT_REC_START 主动信号改善阶段的开始时间 从 TXD 上升 50% 边沿（斜率 <5ns）到被动隐性阶段开始的持续时间 待定 120 ns
tACT_REC_END 主动信号改善阶段的结束时间 355 待定 ns
tΔBit(Bus) 传输的位宽变化
 tΔBit(Bus) = tBit(Bus) - tBit(TxD)
STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF (≤ ±1%)，CL(RXD) = 15pF (≤ ±1%)
 -10 10 ns
tΔBIT(RxD) 接收的位宽变化
 tΔBIT(RxD) = tBit(RxD) - tBit(TxD)
STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF (≤ ±1%)，CL(RXD) = 15pF (≤ ±1%)
 -30 20 ns
tΔREC 接收器时间对称性
 tΔREC = tBit(RxD) - tBit(Bus)
STB = 0V，45Ω ≤ RL ≤ 65Ω，CL = 100pF (≤ ±1%)，CL(RXD) = 15pF (≤ ±1%)
 -20 15 ns