ZHCSYC3 May   2025 TAS5830

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 典型特性
      1. 5.7.1 采用 BD 调制的桥接负载 (BTL) 配置曲线
      2. 5.7.2 采用 1SPW 调制的桥接负载 (BTL) 配置曲线
      3. 5.7.3 采用 BD 调制的并行桥接负载 (PBTL) 配置
      4. 5.7.4 采用 1SPW 调制的并行桥接负载 (PBTL) 配置
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 电源
      2. 6.3.2 器件时钟
      3. 6.3.3 串行音频端口 – 时钟速率
      4. 6.3.4 时钟暂停自动恢复
      5. 6.3.5 采样率动态变化
      6. 6.3.6 串行音频端口 - 数据格式和位深度
    4. 6.4 器件功能模式
      1. 6.4.1 软件控制
      2. 6.4.2 扬声器放大器工作模式
        1. 6.4.2.1 BTL 模式
        2. 6.4.2.2 PBTL 模式
      3. 6.4.3 低 EMI 模式
        1. 6.4.3.1 展频
        2. 6.4.3.2 通道间相移
        3. 6.4.3.3 多器件 PWM 相位同步
          1. 6.4.3.3.1 启动阶段与 I2S 时钟的相位同步
          2. 6.4.3.3.2 通过 GPIO 实现相位同步
      4. 6.4.4 热折返
      5. 6.4.5 器件状态控制
      6. 6.4.6 器件调制
        1. 6.4.6.1 BD 调制
        2. 6.4.6.2 1SPW 调制
        3. 6.4.6.3 混合调制
      7. 6.4.7 编程和控制
        1. 6.4.7.1 I2C 串行通信总线
        2. 6.4.7.2 硬件控制模式
        3. 6.4.7.3 I2C 目标地址
          1. 6.4.7.3.1 随机写入
          2. 6.4.7.3.2 顺序写入
          3. 6.4.7.3.3 随机读取
          4. 6.4.7.3.4 顺序读取
          5. 6.4.7.3.5 DSP 存储器 Book、Page 和 BQ 更新
          6. 6.4.7.3.6 校验和
            1. 6.4.7.3.6.1 循环冗余校验 (CRC) 校验和
            2. 6.4.7.3.6.2 异或 (XOR) 校验和
        4. 6.4.7.4 通过软件进行控制
          1. 6.4.7.4.1 启动过程
          2. 6.4.7.4.2 关断过程
        5. 6.4.7.5 保护和监控
          1. 6.4.7.5.1 过流限制（逐周期）
          2. 6.4.7.5.2 过流关断 (OCSD)
          3. 6.4.7.5.3 直流检测误差
          4. 6.4.7.5.4 过热关断 (OTSD)
          5. 6.4.7.5.5 PVDD 过压和欠压误差
          6. 6.4.7.5.6 PVDD 压降检测
          7. 6.4.7.5.7 时钟故障
  8. 7 寄存器映射
    1. 7.1 reg_map 寄存器
  9. 8 应用和实施
    1. 8.1 典型应用
      1. 8.1.1 2.0（立体声 BTL）系统
      2. 8.1.2 单声道 (PBTL) 系统
    2. 8.2 电源相关建议
      1. 8.2.1 DVDD 电源
      2. 8.2.2 PVDD 电源
    3. 8.3 布局
      1. 8.3.1 布局指南
        1. 8.3.1.1 音频放大器通用指南
        2. 8.3.1.2 PVDD 网络中 PVDD 旁路电容布置的重要性
        3. 8.3.1.3 优化散热性能
      2. 8.3.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 器件命名规则
      2. 9.1.2 开发支持
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.6 时序要求

最小值 标称值 最大值 单位
串行音频端口时序 - 目标模式
fSCLK SCL 频率 1.024 MHz
tSCLK SCLK 周期 40 ns
tSCLKL SCLK 脉冲宽度，低电平 16 ns
tSCLKH SCLK 脉冲宽度，高电平 16 ns
tSL SCLK 上升至 LRCLK/FS 边沿 8 ns
tLS LRCK/SCLK 边沿到 FS 上升沿 8 ns
tSU SCLK 上升沿之前的数据建立时间 8 ns
tDH SCLK 上升沿之后的数据保持时间 8 ns
tDFS SCLK 下降沿的数据延迟时间 15 ns
I2C 总线时序 - 快速+
fSCL SCL 时钟频率 1000 kHz
tBUF STOP 与 START 条件之间的总线空闲时间 0.5 µs
tLOW SCL 时钟的低电平周期 0.5 µs
tHI SCL 时钟的高电平周期 0.26 µs
tRS-SU （重复）START 条件的建立时间 0.26 µs
tS-HD （重复）START 条件的保持时间 0.26 µs
tD-SU 数据建立时间 50 ns
tD-HD 数据保持时间 0 ns
tSCL-R SCL 信号的上升时间 20 + 0.1CB 120 ns
tSCL-R1 重复 START 条件和确认位之后的 SCL 信号上升时间 20 + 0.1CB 120 ns
tSCL-F SCL 信号的下降时间 20 + 0.1CB 120 ns
tSDA-R SDA 信号的上升时间 20 + 0.1CB 120 ns
tSDA-F SDA 信号的下降时间 20 + 0.1CB 120 ns
tP-SU STOP 条件的建立时间 0.26 µs
Cb 每个总线的容性负载 400 pf
I2C 总线时序 - 快速
fSCL SCL 时钟频率 400 kHz
tBUF STOP 与 START 条件之间的总线空闲时间 1.3 µs
tLOW SCL 时钟的低电平周期 1.3 µs
tHI SCL 时钟的高电平周期 600 ns
tRS-SU （重复）START 条件的建立时间 600 ns
tRS-HD （重复）START 条件的保持时间 600 ns
tD-SU 数据建立时间 100 ns
tD-HD 数据保持时间 0 900 ns
tSCL-R SCL 信号的上升时间 20 + 0.1CB 300 ns
tSCL-R1 重复 START 条件和确认位之后的 SCL 信号上升时间 20 + 0.1CB 300 ns
tSCL-F SCL 信号的下降时间 20 + 0.1CB 300 ns
tSDA-R SDA 信号的上升时间 20 + 0.1CB 300 ns
tSDA-F SDA 信号的下降时间 20 + 0.1CB 300 ns
tP-SU STOP 条件的建立时间 600 ns
tSP 所抑制尖峰的脉冲宽度 50 ns
Cb 每个总线的容性负载 400 pf