ZHCSAJ3A November   2012  – April 2015 TAS5548

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Information
    5. 6.5  Electrical Characteristics
    6. 6.6  Dynamic Performance
    7. 6.7  SRC Performance
    8. 6.8  Timing I2C Serial Control Port Operation
    9. 6.9  Reset Timing (RESET)
    10. 6.10 Power-Down (PDN) Timing
    11. 6.11 Back-End Error (BKND_ERR)
    12. 6.12 Mute Timing (MUTE)
    13. 6.13 Headphone Select (HP_SEL)
    14. 6.14 Switching Characteristics - Clock Signals
    15. 6.15 Switching Characteristics - Serial Audio Port
    16. 6.16 Volume Control
    17. 6.17 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 Serial Audio Interface Control and Timing
        1. 7.3.1.1 Input I2S Timing
        2. 7.3.1.2 Left-Justified Timing
        3. 7.3.1.3 Right-Justified Timing
      2. 7.3.2 OUTPUT Serial Audio Output
      3. 7.3.3 I2S Master Mode
      4. 7.3.4 LRCKO and SCLKO
      5. 7.3.5 PWM Features
        1. 7.3.5.1 DC Blocking (High-Pass Filter Enable/Disable)
        2. 7.3.5.2 AM Interference Avoidance
      6. 7.3.6 TAS5548 Controls and Status
        1. 7.3.6.1 I2C Status Registers
          1. 7.3.6.1.1 General Status Register (0x01)
          2. 7.3.6.1.2 Error Status Register (0x02)
        2. 7.3.6.2 TAS5548 Pin Controls
          1. 7.3.6.2.1 Reset (RESET)
          2. 7.3.6.2.2 Power Down (PDN)
          3. 7.3.6.2.3 Back-End Error (BKND_ERR)
            1. 7.3.6.2.3.1 BKND_ERR and VALID
          4. 7.3.6.2.4 Speaker/Headphone Selector (HP_SEL)
          5. 7.3.6.2.5 Mute (MUTE)
          6. 7.3.6.2.6 Power-Supply Volume Control (PSVC)
    4. 7.4 Device Functional Modes
      1. 7.4.1  Power Supply
      2. 7.4.2  Clock, PLL, and Serial Data Interface
      3. 7.4.3  Serial Audio Interface
      4. 7.4.4  I 2C Serial-Control Interface
      5. 7.4.5  Device Control
      6. 7.4.6  Energy Manager
      7. 7.4.7  Digital Audio Processor (DAP)
        1. 7.4.7.1 TAS5548 Audio-Processing Configurations
        2. 7.4.7.2 TAS5548 Audio-Processing Feature Sets
      8. 7.4.8  Pulse Width Modulation Schemes
      9. 7.4.9  TAS5548 DAP Architecture Diagrams
      10. 7.4.10 I 2C Coefficient Number Formats
        1. 7.4.10.1 Digital Audio Processor (DAP) Arithmetic Unit
        2. 7.4.10.2 28-Bit 5.23 Number Format
        3. 7.4.10.3 TAS5548 Audio Processing
      11. 7.4.11 Input Crossbar Mixer
      12. 7.4.12 Biquad Filters
      13. 7.4.13 Bass and Treble Controls
      14. 7.4.14 Volume, Automute, and Mute
      15. 7.4.15 Loudness Compensation
        1. 7.4.15.1 Loudness Example
      16. 7.4.16 Dynamic Range Control (DRC)
        1. 7.4.16.1 DRC Implementation
        2. 7.4.16.2 Compression/Expansion Coefficient Computation Engine Parameters
          1. 7.4.16.2.1 Threshold Parameter Computation
          2. 7.4.16.2.2 Offset Parameter Computation
          3. 7.4.16.2.3 Slope Parameter Computation
      17. 7.4.17 THD Manager
      18. 7.4.18 Downmix Algorithm and I2S Out
      19. 7.4.19 Stereo Downmixes/(or Fold-Downs)
        1. 7.4.19.1 Left Total/Right Total (Lt/Rt)
        2. 7.4.19.2 Left Only/Right Only (Lo/Ro)
      20. 7.4.20 Output Mixer
      21. 7.4.21 Device Configuration Controls
        1. 7.4.21.1 Channel Configuration
        2. 7.4.21.2 Headphone Configuration Registers
        3. 7.4.21.3 Audio System Configurations
          1. 7.4.21.3.1 Using Line Outputs in 6-Channel Configurations
        4. 7.4.21.4 Recovery from Clock Error
        5. 7.4.21.5 Power-Supply Volume-Control Enable
        6. 7.4.21.6 Volume and Mute Update Rate
        7. 7.4.21.7 Modulation Index Limit
      22. 7.4.22 Master Clock and Serial Data Rate Controls
        1. 7.4.22.1 192kHz Native Processing Mode
        2. 7.4.22.2 PLL Operation
    5. 7.5 Programming
      1. 7.5.1 I2C Serial-Control Interface (Slave Addresses 0x36)
        1. 7.5.1.1 General I2C Operation
        2. 7.5.1.2 Single- and Multiple-Byte Transfers
        3. 7.5.1.3 Single-Byte Write
        4. 7.5.1.4 Multiple-Byte Write
        5. 7.5.1.5 Incremental Multiple-Byte Write
        6. 7.5.1.6 Single-Byte Read
        7. 7.5.1.7 Multiple-Byte Read
    6. 7.6 Register Maps
      1. 7.6.1 Serial-Control I2C Register Summary
      2. 7.6.2 Serial-Control Interface Register Definitions
        1. 7.6.2.1  General Status Register 0 (0x01)
        2. 7.6.2.2  Error Status Register (0x02)
        3. 7.6.2.3  System Control Register 1 (0x03)
        4. 7.6.2.4  System Control Register 2 (0x04)
        5. 7.6.2.5  Channel Configuration Control Registers (0x05-0x0C)
        6. 7.6.2.6  Headphone Configuration Control Register (0x0D)
        7. 7.6.2.7  Serial Data Interface Control Register (0x0E)
        8. 7.6.2.8  Soft Mute Register (0x0F)
        9. 7.6.2.9  Energy Manager Status Register (0x10)
        10. 7.6.2.10 Automute Control Register (0x14)
        11. 7.6.2.11 Output Automute PWM Threshold and Back-End Reset Period Register (0x15)
        12. 7.6.2.12 Modulation Index Limit Register (0x16, 0x17, 0x18, 0x19)
        13. 7.6.2.13 AD Mode - 8 Interchannel Channel Delay and Global Offset Registers (0x1B to 0x23)
        14. 7.6.2.14 Special Low Z and Mid Z Ramp/Stop Period (0x24)
        15. 7.6.2.15 PWM and EMO Control Register (0x25)
        16. 7.6.2.16 Individual Channel Shutdown (0x27)
        17. 7.6.2.17 Input Mux Registers (0x30, 0x31, 0x32, 0x33)
        18. 7.6.2.18 PWM Mux Registers (0x34, 0x35, 0x36, 0x37)
        19. 7.6.2.19 BD Mode and Ternary - 8 Interchannel Channel Delay (0x38 to 0x3F)
        20. 7.6.2.20 Input Mixer Registers, Channels 1-8 (0x41-0x48)
        21. 7.6.2.21 Bass Mixer Registers (0x49-0x50)
        22. 7.6.2.22 Biquad Filter Register (0x51-0x88)
        23. 7.6.2.23 Bass and Treble Register, Channels 1-8 (0x89-0x90)
        24. 7.6.2.24 Loudness Registers (0x91-0x95)
        25. 7.6.2.25 DRC1 Control Register CH1-7 (0x96) - Write
        26. 7.6.2.26 DRC2 Control Register CH8 (0x97) - Write Register
        27. 7.6.2.27 DRC1 Data Registers (0x98-0x9C)
        28. 7.6.2.28 DRC2 Data Registers (0x9D-0xA1)
        29. 7.6.2.29 DRC Bypass Registers (0xA2-0xA9)
        30. 7.6.2.30 Output Select and Mix Registers 8x2 (0x-0xAF)
        31. 7.6.2.31 8×3 Output Mixer Registers (0xB0-0xB1)
        32. 7.6.2.32 ASRC Registers (0xC3-C5)
        33. 7.6.2.33 Auto Mute Behavior (0xCC)
        34. 7.6.2.34 PSVC Volume Biquad Register (0xCF)
        35. 7.6.2.35 Volume, Treble, and Bass Slew Rates Register (0xD0)
        36. 7.6.2.36 Volume Registers (0xD1-0xD9)
        37. 7.6.2.37 Bass Filter Set Register (0xDA)
        38. 7.6.2.38 Bass Filter Index Register (0xDB)
        39. 7.6.2.39 Treble Filter Set Register (0xDC)
        40. 7.6.2.40 Treble Filter Index (0xDD)
        41. 7.6.2.41 AM Mode Register (0xDE)
        42. 7.6.2.42 PSVC Range Register (0xDF)
        43. 7.6.2.43 General Control Register (0xE0)
        44. 7.6.2.44 96kHz Dolby Downmix Coefficients (0xE3 to 0xE8)
        45. 7.6.2.45 THD Manager Configuration (0xE9 and 0xEA)
        46. 7.6.2.46 SDIN5 Input Mixer (0xEC-0xF3)
        47. 7.6.2.47 192kHZ Process Flow Output Mixer (0xF4-0xF7)
        48. 7.6.2.48 192kHz Dolby Downmix Coefficients (0xFB and 0xFC)
  8. 8 Application and Implementation
    1. 8.1 Application Information
    2. 8.2 Typical Applications
      1. 8.2.1 TAS5558 DVD Receiver Application
        1. 8.2.1.1 Design Requirements
        2. 8.2.1.2 Detailed Design Procedure
        3. 8.2.1.3 Application Curves
      2. 8.2.2 Serial Port Master/Slave Configurations
        1. 8.2.2.1 Design Requirements
        2. 8.2.2.2 Detailed Design Procedure
        3. 8.2.2.3 Application Curves
      3. 8.2.3 Device System Diagrams
        1. 8.2.3.1 Design Requirements
        2. 8.2.3.2 Detailed Design Procedure
        3. 8.2.3.3 Application Curves
    3. 8.3 Do’s and Don’ts
      1. 8.3.1 Frequency Scaling AM Avoidance
    4. 8.4 Initialization Set Up
      1. 8.4.1 Startup Register Writes to get Audio Functioning
  9. 9 Power Supply Recommendations
    1. 9.1 Power Supply
    2. 9.2 Energy Manager
    3. 9.3 Programming Energy Manager
  10. 10Layout
    1. 10.1 Layout Guidelines
    2. 10.2 Layout Example
  11. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 商标
    3. 11.3 静电放电警告
    4. 11.4 术语表
  12. 12机械封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 一般特性
    • 8 通道异步采样率转换器
    • 针对 32-192kHz（ARSC 至 96kHz）的 8 通道音频处理
    • 频率为 192kHZ 的 4 通道本地音频处理
    • 用于实现 DTS-HD 兼容性的 30kHz 音频带宽
    • 用于总体系统功率控制的能量管理器
    • 电源音量控制
  • 音频输入或输出
    • 多达 5 个同步串行音频输入（10 个通道）
    • 多达 1 个同步串行音频输出（2 个通道）
    • 当与外部晶振一起使用时的 I2S 主控模式
    • 具有自动/手工采样速率检测的受控模式 32-192kHz
    • 8 个可支持 AD 或 BD 调制的差分 PWM 输出
    • 两个差分 PWM 头戴式耳机输出
    • 针对外部无线子
    • PWM 输出的 I2S 支持单端 (S.E.) 或桥接负载 (BTL)
  • 音频处理
    • 音量控制范围为 18dB 至 -127dB（主控和八通道音量）
    • 具有 ±18dB 范围、可选角频率的低音和高音音质控制
    • 可配置响度补偿
    • 两个具有两个阈值、两个偏移和三个斜坡的动态范围压缩器
    • 每个通道七个二阶无限脉冲响应滤波器 (Biquad)
  • PWM 处理
    • >105dB 的动态范围
    • 总谐波失真 (THD)+N<0.1% (0-40kHz)
    • 20Hz - 40kHz，针对 32KHz - 192KHz 的白噪声基准
    • 具有可编程阈值和针对无噪声运行持续时间的灵活自动逻辑
    • 高性能应用中的电源音量控制 (PSVC)
    • 可调调制限制

2 应用

    与大多数数字音频解码器的无缝对接

3 说明

TAS5548 是一款具有数字音频处理功能和采样率转换器的 8 通道数字脉宽调制器 (PWM)，具备先进的性能和较高的系统集成度。 TAS5548被设计用于支持 DTS-HD 规格蓝光 HTiB 应用。 ASRC 包含两个独立的模块，每个模块可处理 4 个通道。 因此，它能够支持多达两个不同的输入采样率。

德州仪器 (TI) 功率级设计用于与 TAS5548 无缝配合工作。 TAS5548还提供一个高性能、差分输出以驱动一个外部、差分输入、模拟头戴式耳机放大器。

针对 48，96 和 192kHz 数据，TAS5548支持开关速率为 384kHz 的 AD，BD 和三重调制。 必须采用频率为 12.288MHz 的外部晶振。 TAS5548 还具备电源容量控制 (PSVC) 功能，可增大低功率级的动态范围，并且在与闭环 PWM 输入功率级一起使用时，可作为 G 类电源的一部分。

器件信息(1)

器件型号 封装 封装尺寸（标称值）
TAS5548 HTSSOP (56) 14.00mm x 6.10mm
  1. 要了解所有可用封装，请见数据表末尾的可订购产品附录。

方框图

TAS5548 fbd_v2_les270.gif

4 修订历史记录

Changes from * Revision (November 2012) to A Revision

  • 已添加 ESD 额定值表，特性描述部分，器件功能模式，应用和实施部分，电源相关建议部分，布局部分，器件和文档支持部分以及机械、封装和可订购信息部分。Go
  • Added the Thermal Information tableGo
  • Updated Figure 23Go
  • Updated Figure 24Go
  • Updated Table 12Go