ZHCSXU6 January   2025 SN74LV8T374-EP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 Switching Characteristics
    7. 5.7 计时特点
    8. 5.8 典型特性
  7. 6 参数测量信息
  8. 7 引脚配置和功能
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 平衡 CMOS 三态输出
      2. 8.3.2 LVxT 增强输入电压
        1. 8.3.2.1 上行转换
        2. 8.3.2.2 下行转换
      3. 8.3.3 钳位二极管结构
    4. 8.4 器件功能模式
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
        1. 9.2.1.1 电源注意事项
        2. 9.2.1.2 输入注意事项
        3. 9.2.1.3 输出注意事项
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.1 概述

这些 8 位触发器具有专门设计用于驱动高电容或相对低阻抗负载的三态输出。它们尤其适用于实现缓冲寄存器、I/O 端口、双向总线驱动器和工作寄存器。

SN74LV8T374-EP 器件的八个触发器是边沿触发式 D 型触发器。在时钟 (CLK) 输入发生正跳变时，Q 输出被设置为在数据 (D) 输入端设置的逻辑电平。

输出使能 (OE) 输入将八个输出置于正常逻辑状态（高或低逻辑电平）或高阻抗状态。在高阻抗状态下，输出既不对总线施加大量负载，也不显著驱动总线。高阻抗状态和增加的驱动在没有接口或上拉元件的情况下提供了驱动总线的能力。

OE 不影响触发器的内部运行。当输出处于高阻抗状态时，可以保留旧数据或输入新数据。

为了确保加电或断电期间的高阻抗状态，OE应通过一个上拉电阻器被连接至 VCC；该电阻器的最小值由驱动器的电流吸收能力来决定。