ZHCSXT9A January   2025  – July 2025 SN74LV8T138-EP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 开关特性
    7. 5.7 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 平衡 CMOS 推挽式输出
      2. 7.3.2 LVxT 增强输入电压
        1. 7.3.2.1 上行转换
        2. 7.3.2.2 下行转换
      3. 7.3.3 钳位二极管结构
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.1 概述

SN74LV8T138-EP 器件是旨在于 2V 至 5.5V VCC 下运行的 3 线至 8 线解码器/多路解复用器。

这些器件设计用于需要极短传播延迟时间的高性能存储器解码或数据路由应用。在高性能存储器系统中，可使用此类解码器来尽可能地消除系统解码的影响。与使用高速使能电路的高速存储器一同使用时，这些解码器的延迟时间和存储器的使能时间通常小于存储器的典型存取时间。这意味着解码器引起的有效系统延迟可以忽略不计。

二进制选择输入（A0、A1、A2）和三个使能输入（G2、G0、G1）条件可从八条输出线路中选择其中一条。两个低电平有效使能输入（G0、G1）和一个高电平有效使能输入 (G2) 可在扩展时减少对外部门电路或反相器的需求。无需外部逆变器即可实现 24 线解码器，并且 32 线解码器只需要一个逆变器。使能输入可用作多路信号分离应用的数据输入。

这些器件专用于使用 Ioff 的局部断电应用。Ioff 电路会禁用输出，从而在器件断电时防止电流回流损坏器件。