ZHCSXE8 November   2024 SN74AC596-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序特性
    7. 5.7 开关特性
    8. 5.8 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 平衡 CMOS 推挽式输出
      2. 7.3.2 开漏 CMOS 输出
      3. 7.3.3 标准 CMOS 输入
      4. 7.3.4 可润湿侧翼
      5. 7.3.5 钳位二极管结构
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.6 时序特性

在自然通风条件下的建议运行温度范围内测得（除非另有说明）
参数 说明 条件 VCC -40°C 至 125°C 单位
最小值 最大值
fclock 时钟频率 1.5V 22 MHz
tw 脉冲持续时间 RCLK 或 SRCLK 为高电平或低电平 1.5V 9.2 ns
tw 脉冲持续时间 SRCLR 为低电平 1.5V 5.4 ns
tsu 建立时间 SRCLK↑ 之前的 SER 1.5V 5.4 ns
tsu 建立时间 SRCLK↑ 在 RCLK↑ 之前 1.5V 15.5 ns
tsu 建立时间 SRCLR 在 RCLK↑ 之前为低电平 1.5V 10.1 ns
tsu 建立时间 SRCLR 在 SRCLK↑ 之前为高电平（无效） 1.5V 0.1 ns
th 保持时间 SER 在 SRCLK↑ 之后 1.5V 4 ns
fclock 时钟频率 1.8V 28 MHz
tw 脉冲持续时间 RCLK 或 SRCLK 为高电平或低电平 1.8V 5.5 ns
tw 脉冲持续时间 SRCLR 为低电平 1.8V 4 ns
tsu 建立时间 SRCLK↑ 之前的 SER 1.8V 3.5 ns
tsu 建立时间 SRCLK↑ 在 RCLK↑ 之前 1.8V 10 ns
tsu 建立时间 SRCLR 在 RCLK↑ 之前为低电平 1.8V 6.7 ns
tsu 建立时间 SRCLR 在 SRCLK↑ 之前为高电平（无效） 1.8V 0.1 ns
th 保持时间 SER 在 SRCLK↑ 之后 1.8V 2.7 ns
fclock 时钟频率 2.5V 51 MHz
tw 脉冲持续时间 RCLK 或 SRCLK 为高电平或低电平 2.5V 3.8 ns
tw 脉冲持续时间 SRCLR 为低电平 2.5V 2.5 ns
tsu 建立时间 SRCLK↑ 之前的 SER 2.5V 2.1 ns
tsu 建立时间 SRCLK↑ 在 RCLK↑ 之前 2.5V 6.2 ns
tsu 建立时间 SRCLR 在 RCLK↑ 之前为低电平 2.5V 4.2 ns
tsu 建立时间 SRCLR 在 SRCLK↑ 之前为高电平（无效） 2.5V 0 ns
th 保持时间 SER 在 SRCLK↑ 之后 2.5V 1.7 ns
fclock 时钟频率 3.3V 55 MHz
tw 脉冲持续时间 RCLK 或 SRCLK 为高电平或低电平 3.3V 2.4 ns
tw 脉冲持续时间 SRCLR 为低电平 3.3V 1.8 ns
tsu 建立时间 SRCLK↑ 之前的 SER 3.3V 1.4 ns
tsu 建立时间 SRCLK↑ 在 RCLK↑ 之前 3.3V 3.9 ns
tsu 建立时间 SRCLR 在 RCLK↑ 之前为低电平 3.3V 2.7 ns
tsu 建立时间 SRCLR 在 SRCLK↑ 之前为高电平（无效） 3.3V 0.1 ns
th 保持时间 SER 在 SRCLK↑ 之后 3.3V 1.2 ns
fclock 时钟频率 5V 92 MHz
tw 脉冲持续时间 RCLK 或 SRCLK 为高电平或低电平 5V 1.5 ns
tw 脉冲持续时间 SRCLR 为低电平 5V 1.2 ns
tsu 建立时间 SRCLK↑ 之前的 SER 5V 0.8 ns
tsu 建立时间 SRCLK↑ 在 RCLK↑ 之前 5V 2.4 ns
tsu 建立时间 SRCLR 在 RCLK↑ 之前为低电平 5V 1.7 ns
tsu 建立时间 SRCLR 在 SRCLK↑ 之前为高电平（无效） 5V 0.1 ns
th 保持时间 SER 在 SRCLK↑ 之后 5V 0.9 ns