ZHCSXB6B November   2024  – September 2025 F29H850TU , F29H859TU-Q1

ADVMIX  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性（F29H85x 和 F29P58x）
    3. 5.3 引脚属性 (F29P32x)
    4. 5.4 信号说明
      1. 5.4.1 模拟信号
      2. 5.4.2 数字信号
      3. 5.4.3 测试、JTAG 和复位
    5. 5.5 带有内部上拉和下拉的引脚
    6. 5.6 引脚多路复用
      1. 5.6.1 GPIO 多路复用引脚
    7. 5.7 未使用引脚的连接
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  F29H85x ESD 等级 - 商用
    3. 6.3  F29H85x ESD 等级 - 汽车
    4. 6.4  F29P58x ESD 等级 - 商用
    5. 6.5  F29P58x ESD 等级 - 汽车
    6. 6.6  F29P32x ESD 等级 - 汽车
    7. 6.7  建议运行条件
    8. 6.8  功耗摘要
      1. 6.8.1 系统电流消耗（禁用 VREG）- 外部电源
      2. 6.8.2 系统电流消耗（启用 VREG）
      3. 6.8.3 工作模式测试说明
      4. 6.8.4 减少电流消耗
        1. 6.8.4.1 每个禁用外设的典型电流降低
    9. 6.9  电气特性
    10. 6.10 5V 失效防护引脚的特殊注意事项
    11. 6.11 ZEX 封装的热阻特性
    12. 6.12 PTS 封装的热阻特性
    13. 6.13 RFS 封装的热阻特性
    14. 6.14 PZS 封装的热阻特性
    15. 6.15 散热设计注意事项
    16. 6.16 系统
      1. 6.16.1  电源管理模块 (PMM)
        1. 6.16.1.1 引言
        2. 6.16.1.2 概述
          1. 6.16.1.2.1 电源轨监视器
            1. 6.16.1.2.1.1 I/O POR（上电复位）监视器
            2. 6.16.1.2.1.2 I/O BOR（欠压复位）监视器
            3. 6.16.1.2.1.3 VDD POR（上电复位）监视器
          2. 6.16.1.2.2 外部监控器使用情况
          3. 6.16.1.2.3 延迟块
          4. 6.16.1.2.4 内部 VDD LDO 稳压器 (VREG)
          5. 6.16.1.2.5 VREGENZ
        3. 6.16.1.3 外部元件
          1. 6.16.1.3.1 去耦电容器
            1. 6.16.1.3.1.1 VDDIO 去耦
            2. 6.16.1.3.1.2 VDD 去耦
        4. 6.16.1.4 电源时序
          1. 6.16.1.4.1 电源引脚联动
          2. 6.16.1.4.2 信号引脚电源序列
          3. 6.16.1.4.3 电源引脚电源序列
            1. 6.16.1.4.3.1 外部 VREG/VDD 模式序列
            2. 6.16.1.4.3.2 内部 VREG/VDD 模式序列
            3. 6.16.1.4.3.3 电源时序摘要和违规影响
            4. 6.16.1.4.3.4 电源压摆率
        5. 6.16.1.5 电源管理模块电气数据和时序
          1. 6.16.1.5.1 电源管理模块运行条件
          2. 6.16.1.5.2 电源管理模块特性
      2. 6.16.2  复位时序
        1. 6.16.2.1 复位源
        2. 6.16.2.2 复位电气数据和时序
          1. 6.16.2.2.1 复位 XRSn 时序要求
          2. 6.16.2.2.2 复位 XRSn 开关特性
          3. 6.16.2.2.3 复位时序图
      3. 6.16.3  时钟规格
        1. 6.16.3.1 时钟源
        2. 6.16.3.2 时钟频率、要求和特性
          1. 6.16.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 6.16.3.2.1.1 输入时钟频率
            2. 6.16.3.2.1.2 XTAL 振荡器特性
            3. 6.16.3.2.1.3 使用外部时钟源（非晶体）时的 X1 输入电平特性
            4. 6.16.3.2.1.4 X1 时序要求
            5. 6.16.3.2.1.5 AUXCLKIN 时序要求
            6. 6.16.3.2.1.6 APLL 特性
            7. 6.16.3.2.1.7 XCLKOUT 开关特性 - 旁路或启用 PLL
            8. 6.16.3.2.1.8 内部时钟频率
        3. 6.16.3.3 输入时钟
        4. 6.16.3.4 XTAL 振荡器
          1. 6.16.3.4.1 引言
          2. 6.16.3.4.2 概述
            1. 6.16.3.4.2.1 电子振荡器
              1. 6.16.3.4.2.1.1 运行模式
                1. 6.16.3.4.2.1.1.1 晶体的工作模式
                2. 6.16.3.4.2.1.1.2 单端工作模式
              2. 6.16.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 6.16.3.4.2.2 石英晶体
            3. 6.16.3.4.2.3 GPIO 运行模式
          3. 6.16.3.4.3 正常运行
            1. 6.16.3.4.3.1 ESR – 有效串联电阻
            2. 6.16.3.4.3.2 Rneg - 负电阻
            3. 6.16.3.4.3.3 启动时间
            4. 6.16.3.4.3.4 DL – 驱动电平
          4. 6.16.3.4.4 如何选择晶体
          5. 6.16.3.4.5 测试
          6. 6.16.3.4.6 常见问题和调试提示
          7. 6.16.3.4.7 晶体振荡器规格
            1. 6.16.3.4.7.1 晶振等效串联电阻 (ESR) 要求
            2. 6.16.3.4.7.2 晶体振荡器参数
            3. 6.16.3.4.7.3 晶体振荡器电气特性
        5. 6.16.3.5 内部振荡器
          1. 6.16.3.5.1 INTOSC 特性
      4. 6.16.4  闪存参数
        1. 6.16.4.1 C29 闪存参数 
        2. 6.16.4.2 HSM 闪存参数 
      5. 6.16.5  存储器子系统 (MEMSS)
        1. 6.16.5.1 简介
        2. 6.16.5.2 特性
        3. 6.16.5.3 RAM 规格
      6. 6.16.6  调试/JTAG
        1. 6.16.6.1 JTAG 电气数据和时序
          1. 6.16.6.1.1 DEBUGSS 时序要求
          2. 6.16.6.1.2 DEBUGSS 开关特性
          3. 6.16.6.1.3 JTAG 时序图
          4. 6.16.6.1.4 SWD 时序图
      7. 6.16.7  GPIO 电气数据和时序
        1. 6.16.7.1 GPIO - 输出时序
          1. 6.16.7.1.1 通用输出开关特征
          2. 6.16.7.1.2 通用输出时序图
        2. 6.16.7.2 GPIO - 输入时序
          1. 6.16.7.2.1 通用输入时序要求
          2. 6.16.7.2.2 采样模式
        3. 6.16.7.3 输入信号的采样窗口宽度
      8. 6.16.8  实时直接存储器存取 (RTDMA)
        1. 6.16.8.1 简介
          1. 6.16.8.1.1 特性
          2. 6.16.8.1.2 方框图
      9. 6.16.9  低功耗模式
        1. 6.16.9.1 时钟门控低功耗模式
        2. 6.16.9.2 低功耗模式唤醒时序
          1. 6.16.9.2.1 空闲模式时序要求
          2. 6.16.9.2.2 空闲模式开关特性
          3. 6.16.9.2.3 空闲进入和退出时序图
          4. 6.16.9.2.4 STANDBY 模式时序要求
          5. 6.16.9.2.5 待机模式开关特征
          6. 6.16.9.2.6 待机进入和退出时序图
      10. 6.16.10 外部存储器接口 (EMIF)
        1. 6.16.10.1 异步存储器支持
        2. 6.16.10.2 同步 DRAM 支持
        3. 6.16.10.3 EMIF 电气数据和时序
          1. 6.16.10.3.1 EMIF 同步存储器时序要求
          2. 6.16.10.3.2 EMIF 同步存储器开关特征
          3. 6.16.10.3.3 EMIF 同步存储器时序图
          4. 6.16.10.3.4 EMIF 异步内存时序要求
          5. 6.16.10.3.5 EMIF 异步存储器开关特性
          6. 6.16.10.3.6 EMIF 异步存储器时序图
    17. 6.17 C29x 模拟外设
      1. 6.17.1 模拟子系统
        1. 6.17.1.1 特性
        2. 6.17.1.2 方框图
        3. 6.17.1.3 模拟引脚连接
      2. 6.17.2 模数转换器 (ADC)
        1. 6.17.2.1 ADC 可配置性
          1. 6.17.2.1.1 信号模式
        2. 6.17.2.2 ADC 电气数据和时序
          1. 6.17.2.2.1  ADC 运行条件：12 位、单端
          2. 6.17.2.2.2  ADC 运行条件：12 位、差分
          3. 6.17.2.2.3  ADC 运行条件：16 位、单端
          4. 6.17.2.2.4  ADC 运行条件：16 位、差分
          5. 6.17.2.2.5  ADC 时序要求
          6. 6.17.2.2.6  ADC 特性 - 12 位、单端
          7. 6.17.2.2.7  ADC 特性 - 12 位、差分
          8. 6.17.2.2.8  ADC 特性 - 16 位、单端
          9. 6.17.2.2.9  ADC 特性 - 16 位、差分
          10. 6.17.2.2.10 ADC INL 和 DNL
          11. 6.17.2.2.11 每个引脚的 ADC 性能
          12. 6.17.2.2.12 ADC 输入模型
          13. 6.17.2.2.13 ADC 时序图
      3. 6.17.3 温度传感器
        1. 6.17.3.1 温度传感器电气数据和时序
          1. 6.17.3.1.1 温度传感器特性
      4. 6.17.4 比较器子系统 (CMPSS)
        1. 6.17.4.1 CMPSS 连接图
        2. 6.17.4.2 方框图
        3. 6.17.4.3 CMPSS 电气数据和时序
          1. 6.17.4.3.1 比较器电气特性
          2.        CMPSS 比较器以输入为基准的偏移量和迟滞
          3. 6.17.4.3.2 CMPSS DAC 静态电气特性
          4. 6.17.4.3.3 CMPSS 示意图
      5. 6.17.5 缓冲数模转换器 (DAC)
        1. 6.17.5.1 缓冲 DAC 电气数据和时序
          1. 6.17.5.1.1 缓冲 DAC 运行条件
          2. 6.17.5.1.2 缓冲 DAC 电气特性
    18. 6.18 C29x 控制外设
      1. 6.18.1 增强型捕获 (eCAP)
        1. 6.18.1.1 eCAP 方框图
        2. 6.18.1.2 eCAP 同步
        3. 6.18.1.3 eCAP 电气数据和时序
          1. 6.18.1.3.1 eCAP 时序要求
          2. 6.18.1.3.2 eCAP 开关特性
      2. 6.18.2 高分辨率捕捉 (HRCAP)
        1. 6.18.2.1 eCAP 和 HRCAP 方框图
        2. 6.18.2.2 HRCAP 电气数据和时序
          1. 6.18.2.2.1 HRCAP 开关特性
          2. 6.18.2.2.2 HRCAP 图表
      3. 6.18.3 增强型脉宽调制器 (ePWM)
        1. 6.18.3.1 控制外设同步
        2. 6.18.3.2 ePWM 电气数据和时序
          1. 6.18.3.2.1 ePWM 时序要求
          2. 6.18.3.2.2 ePWM 开关特性
          3. 6.18.3.2.3 跳闸区输入时序
            1. 6.18.3.2.3.1 PWM 高阻态特征时序图
      4. 6.18.4 外部 ADC 转换启动电气数据和时序
        1. 6.18.4.1 外部 ADC 转换启动开关特性
        2. 6.18.4.2 ADCSOCAO 或ADCSOCBO 时序图
      5. 6.18.5 高分辨率脉宽调制器 (HRPWM)
        1. 6.18.5.1 HRPWM 电气数据和时序
          1. 6.18.5.1.1 高分辨率 PWM 特征
      6. 6.18.6 增强型正交编码器脉冲 (eQEP)
        1. 6.18.6.1 eQEP 电气数据和时序
          1. 6.18.6.1.1 eQEP 时序要求
          2. 6.18.6.1.2 eQEP 开关特性
      7. 6.18.7 Σ-Δ 滤波器模块 (SDFM)
        1. 6.18.7.1 SDFM 电气数据和时序
          1. 6.18.7.1.1 SDFM 电气数据和时序（同步 GPIO）
          2. 6.18.7.1.2 SDFM 电气数据和时序（使用 ASYNC）
            1. 6.18.7.1.2.1 使用异步 GPIO ASYNC 选项时的 SDFM 时序要求
            2. 6.18.7.1.2.2 使用同步 GPIO SYNC 选项时的 SDFM 时序要求
          3. 6.18.7.1.3 SDFM 时序图
    19. 6.19 C29x 通信外设
      1. 6.19.1 模块化控制器局域网 (MCAN)
      2. 6.19.2 快速串行接口 (FSI)
        1. 6.19.2.1 FSI 发送器
          1. 6.19.2.1.1 FSITX 电气数据和时序
            1. 6.19.2.1.1.1 FSITX 开关特性
            2. 6.19.2.1.1.2 FSITX 时序
        2. 6.19.2.2 FSI 接收器
          1. 6.19.2.2.1 FSIRX 电气数据和时序
            1. 6.19.2.2.1.1 FSIRX 时序要求
            2. 6.19.2.2.1.2 FSIRX 开关特性
            3. 6.19.2.2.1.3 FSIRX 时序
        3. 6.19.2.3 FSI SPI 兼容模式
          1. 6.19.2.3.1 FSITX SPI 信令模式电气数据和时序
            1. 6.19.2.3.1.1 FSITX SPI 信令模式开关特性
            2. 6.19.2.3.1.2 FSITX SPI 信令模式时序
      3. 6.19.3 内部集成电路 (I2C)
        1. 6.19.3.1 I2C 电气数据和时序
          1. 6.19.3.1.1 I2C 时序要求
          2. 6.19.3.1.2 I2C 开关特性
          3. 6.19.3.1.3 I2C 时序图
      4. 6.19.4 电源管理总线 (PMBus) 接口
        1. 6.19.4.1 PMBus 电气数据和时序
          1. 6.19.4.1.1 PMBus 电气特性
          2. 6.19.4.1.2 PMBus 快速模式开关特性
          3. 6.19.4.1.3 PMBus 标准模式开关特性
      5. 6.19.5 串行外设接口 (SPI)
        1. 6.19.5.1 SPI 控制器模式时序
          1. 6.19.5.1.1 SPI 控制器模式开关特性 - 时钟相位为 0
          2. 6.19.5.1.2 SPI 控制器模式开关特性 - 时钟相位为 1
          3. 6.19.5.1.3 SPI 控制器模式时序要求
          4. 6.19.5.1.4 SPI 控制器模式时序图
        2. 6.19.5.2 SPI 外设模式时序
          1. 6.19.5.2.1 SPI 外设模式开关特性
          2. 6.19.5.2.2 SPI 外设模式时序要求
          3. 6.19.5.2.3 SPI 外设模式时序图
      6. 6.19.6 单边沿半字节传输 (SENT)
        1. 6.19.6.1 简介
        2. 6.19.6.2 特性
      7. 6.19.7 本地互连网络 (LIN)
      8. 6.19.8 EtherCAT 从属器件控制器 (ESC)
        1. 6.19.8.1 ESC 特性
        2. 6.19.8.2 ESC 子系统集成特性
        3. 6.19.8.3 EtherCAT IP 方框图
        4. 6.19.8.4 EtherCAT 电气数据和时序
          1. 6.19.8.4.1 EtherCAT 时序要求
          2. 6.19.8.4.2 EtherCAT 开关特性
          3. 6.19.8.4.3 EtherCAT 时序图
      9. 6.19.9 通用异步接收器/发送器 (UART)
  8. 7 详细说明
    1. 7.1  概述
    2. 7.2  功能方框图
    3. 7.3  错误信令模块 (ESM_C29)
      1. 7.3.1 简介
      2. 7.3.2 ESM 子系统
      3. 7.3.3 系统 ESM
    4. 7.4  错误聚合器
      1. 7.4.1 错误聚合器模块
      2. 7.4.2 错误聚合器接口
    5. 7.5  存储器
      1. 7.5.1 C29x 存储器映射
      2. 7.5.2 闪存映射
        1. 7.5.2.1 闪存 MAIN 区域地址映射（F29H85x，4MB）
        2. 7.5.2.2 闪存 MAIN 区域地址映射（F29H85x，2MB）
        3. 7.5.2.3 闪存 MAIN 区域地址映射（F29P58x，4MB）
        4. 7.5.2.4 闪存 MAIN 区域地址映射（F29P58x、F29P32x 2MB）
        5. 7.5.2.5 闪存数据存储体地址映射
        6. 7.5.2.6 闪存 BANKMGMT 区域地址映射
        7. 7.5.2.7 闪存 SECCFG 区域地址映射
      3. 7.5.3 外设寄存器内存映射
    6. 7.6  标识
    7. 7.7  引导 ROM
      1. 7.7.1 器件引导序列
      2. 7.7.2 器件引导模式
        1. 7.7.2.1 默认引导模式
        2. 7.7.2.2 自定义引导模式
      3. 7.7.3 器件引导配置
        1. 7.7.3.1 配置引导模式引脚
        2. 7.7.3.2 配置引导模式表选项
      4. 7.7.4 器件引导流程图
        1. 7.7.4.1 器件引导流程
        2. 7.7.4.2 CPU1 启动流程
        3. 7.7.4.3 仿真引导流程
        4. 7.7.4.4 独立引导流程
      5. 7.7.5 GPIO 分配
    8. 7.8  安全模块和加密加速器
      1. 7.8.1 信息安全模块
        1. 7.8.1.1 硬件安全模块 (HSM)
        2. 7.8.1.2 加密加速器
      2. 7.8.2 功能安全和信息安全单元 (SSU)
        1. 7.8.2.1 系统视图
    9. 7.9  C29x 子系统
      1. 7.9.1 C29 CPU 架构
      2. 7.9.2 外设中断优先级和扩展 (PIPE)
        1. 7.9.2.1 简介
          1. 7.9.2.1.1 特性
          2. 7.9.2.1.2 中断概念
        2. 7.9.2.2 中断控制器架构
          1. 7.9.2.2.1 动态优先级仲裁块
          2. 7.9.2.2.2 后处理块
          3. 7.9.2.2.3 存储器映射寄存器
        3. 7.9.2.3 中断传播
      3. 7.9.3 数据记录和跟踪 (DLT)
        1. 7.9.3.1 简介
          1. 7.9.3.1.1 特性
            1. 7.9.3.1.1.1 方框图
      4. 7.9.4 波形分析仪诊断 (WADI)
        1. 7.9.4.1 WADI 概述
          1. 7.9.4.1.1 特性
          2. 7.9.4.1.2 方框图
          3. 7.9.4.1.3 说明
      5. 7.9.5 嵌入式实时分析和诊断 (ERAD)
      6. 7.9.6 处理器间通信 (IPC)
        1. 7.9.6.1 简介
      7. 7.9.7 看门狗
      8. 7.9.8 双路时钟比较器 (DCC)
        1. 7.9.8.1 特性
        2. 7.9.8.2 DCCx 时钟源中断的映射
      9. 7.9.9 可配置逻辑块 (CLB)
    10. 7.10 锁步比较模块 (LCM)
  9. 8 应用、实施和布局
    1. 8.1 参考设计
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
    2. 9.2 标识
    3. 9.3 工具与软件
    4. 9.4 文档支持
    5. 9.5 支持资源
    6. 9.6 商标
    7. 9.7 静电放电警告
    8. 9.8 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息
    2.     托盘

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • PZS|100
  • PTS|176
  • RFS|144
  • ZEX|256
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

实时处理

  • 三个 C29x 64 位 CPU（CPU1、CPU2、CPU3）在 200MHz 下运行
    • 与 C28x 相比，具有改进的流水线，信号链性能提高 2 倍
    • 分离锁定和锁步工作模式
  • C29x CPU 架构
    • 字节可寻址性
    • 具有低延迟的高性能实时控制
    • 高性能 DSP 和通用处理能力
    • VLIW CPU 并行执行 1 至 8 条指令
    • 全面保护式流水线
    • 8/16/32/64 位单周期存储器操作，单周期内最多两次 64 位存储器读取和一次 64 位存储器写入
    • IEEE 32 位和 64 位浮点运算
    • 32 位和 64 位三角运算
    • 硬件中断优先级划分和嵌套
    • 11 周期实时中断响应
    • 具有存储器保护的原子操作
    • 在硬件中管理的多安全岛代码执行

存储器

  • 4MB 的 CPU 可映射闪存（ECC 保护），能够通过 A/B 交换和 LFU 支持无线固件 (FOTA)
  • 256KB 仅数据闪存（受 ECC 保护）
  • 452KB RAM（受 ECC 保护）
  • 用于 HSM（受 ECC 保护）的专用 512KB 闪存和 40KB RAM 存储器
  • 内置 ECC 逻辑，可实现系统范围的安全性

安全外设

  • CPU1 和 CPU2 锁步
    • CPU1 和 CPU2 分离锁定模式也可用（用于不需要功能安全或使用多个 CPU 互惠式比较等方法的应用）
  • 逻辑开机自检 (LPOST)
  • 存储器开机自检 (MPOST)
  • 错误信令模块 (ESM)
  • 双时钟比较器 (DCC)
  • 波形分析仪和诊断 (WADI)
  • 使用 SSU 实现上下文敏感的存储器和外设保护
  • 安全互连 (SIC)
  • 以功能安全合规型为目标
    • 专为功能安全应用开发
    • 在发布量产版本时，提供文件协助进行符合 ISO 26262 和 IEC 61508 标准的系统设计
    • 系统功能符合 ASIL D 和 SIL 3 等级
    • 硬件功能符合 ASIL D 和 SIL 3 等级
  • 安全相关认证
    • 计划通过 TÜV SÜD 高达 ASIL D 和 IEC 61508 SIL 3 等级的 ISO 26262 认证

安全性

  • 硬件安全模块 (HSM)
    • 在 100MHz 下独立运行基于 Arm® Cortex®-M4 的安全控制器子系统
    • 512KB 的闪存（受 ECC 保护）
    • 36KB RAM（受 ECC 保护）
    • 安全密钥存储
    • 安全启动
    • 安全调试
    • 专用的 8 通道实时直接存储器存取 (RTDMA) 控制器
    • EVITA-full 支持
    • 具有 A/B 交换的 FOTA
    • 硬件加密加速器
      • 非对称加密 - RSA、ECC、SM2
      • 对称加密 - AES、SM4
      • 哈希运算 - SHA2、HMAC、SM3
      • 真随机数生成器
  • 功能安全和信息安全单元 (SSU)
    • 高级实时功能安全和信息安全
      • 每个 CPU 具有 64 个存储器访问保护范围
      • 每个 CPU 最多 15 个用户链路和 7 个堆栈指针，用于实现硬件代码隔离
      • 开机自检 (POST) 功能
      • 带有回滚控制的 FOTA 和 LFU 支持

模拟子系统

  • 五个模数转换器 (ADC)
    • 两个 16 位 ADC，每个 1.19MSPS
    • 三个 12 位 ADC，每个 3.92MSPS
    • 多达 80 个单端输入或 16 个差分输入
    • 40 个冗余输入通道，可实现灵活性
    • 每个 ADC 上有独立的采样保持 (S/H) 电路，以实现同步采样
    • 转换的硬件后处理
    • 硬件过采样（高达 128 倍）和欠采样模式，带累积、均值计算和异常抑制
    • 从 SOC 触发到转换开始的可编程延迟
    • 用于比较多个 ADC 模块之间转换结果的十个 ADC 安全校验器
  • 12 个具有 12 位数模转换器 (DAC) 基准的窗口比较器
    • 内部温度传感器和 ADC 基准的连接选项
  • 两个 12 位缓冲 DAC 输出

控制外设

  • 36 个脉宽调制器 (PWM) 通道，全部具有高分辨率功能 (HRPWM)
    • 最小死区逻辑 (MINDB)
    • 标准和高分辨率的非法组合逻辑 (ICL)
    • 二极管仿真 (DE) 支持
    • XCMP 上的多级阴影
  • 6 个增强型采集 (eCAP) 模块
    • 在六个 eCAP 模块中，有两个提供高分辨率捕捉 (HRCAP)
    • 两个新的监控单元，用于显示边沿、脉宽和周期，它们可以与 ePWM 选通和跳闸事件进行耦合
    • 增加了 256 个多路复用捕捉输入
    • 新的 ADC SOC 生成功能
  • 6 个增强型正交编码器脉冲 (eQEP) 模块
  • 16 个 Σ-Δ 滤波器模块 (SDFM) 输入通道，每个通道 2 个独立滤波器
  • 嵌入式图形发生器 (EPG)
  • 可配置逻辑块 (CLB)
    • 6 个逻辑块
    • 增强现有外设功能
    • 支持位置管理器解决方案

通信外设

  • EtherCAT® 从属器件（或 SubDevice）控制器 (ESC)
  • 带四个发送器和四个接收器的快速串行接口 (FSI)
  • 五个高速（高达 50MHz）SPI 端口（引脚可引导）
  • 六个高速通用异步接收器/发送器 (UART)（引脚可引导）
  • 两个 I2C 接口（引脚可引导）
  • 两个本地互连网络 (LIN)（支持 SCI）
  • 电源管理总线 (PMBus) 接口（支持 I2C）
  • 六个单边沿半字节传输接口 (SENT)
  • 六个具有灵活数据速率的控制器局域网 (CAN FD/MCAN)（引脚可引导）

系统外设

  • 支持 ASRAM 和 SDRAM 的外部存储器接口 (EMIF)
  • 两个带有 MPU 的 10 通道实时直接存储器存取 (RTDMA) 控制器
  • 多达 190 个可用信号引脚
    • 136 个通用输入输出 (GPIO) 引脚
    • 80 个模拟引脚（GPIO 中包含 26 个 AGPIO）
    • 6 个 GPIO 上具有 5V 失效防护与容差功能，支持 PMBUS/I2C/SENT
  • 外设中断优先级和扩展 (PIPE)
  • 支持低功耗模式 (LPM)
  • 嵌入式实时分析和诊断 (ERAD)

时钟和系统控制

  • 片上晶体振荡器
  • 窗口化看门狗计时器模块
  • 丢失时钟检测电路
  • 1.25V 内核、3.3V I/O 设计
    • 内部 VREG 可生成 1.25V 电压
    • 欠压复位 (BOR) 电路

封装选项：

  • 无铅，绿色环保封装
  • 256 焊球 New Fine Pitch Ball Grid Array (nFBGA) [ZEX 后缀]，13mm x 13mm/0.8mm 间距
  • 176 引脚 Thermally Enhanced Thin Quad Flatpack (HTQFP) [PTS 后缀]，22mm x 22mm/0.4mm 间距
  • 144 引脚 HTQFP [RFS 后缀]，
    18mm x 18mm/0.4mm 间距
  • 100 引脚 HTQFP [PZS 后缀]，
    14mm x 14mm/0.4mm 间距

温度

  • 环境温度 (TA)：-40°C 至 125°C