ZHCSJN2B May   2019  – January 2021 DS90UH941AS-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 说明（续）
  6. 6 引脚配置和功能
    1.     引脚功能
  7. 7 规格
    1. 7.1 绝对最大额定值
    2. 7.2 ESD 等级
    3. 7.3 建议工作条件
    4. 7.4 热性能信息
    5. 7.5 直流电气特征
    6. 7.6 交流电气特征
    7. 7.7 推荐外部时钟参考时序
    8. 7.8 推荐的串行控制总线时序
    9. 7.9 时序图
  8. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1  DSI 接收器
        1. 8.3.1.1 DSI 工作模式
          1. 8.3.1.1.1 高速模式
          2. 8.3.1.1.2 25
          3. 8.3.1.1.3 全局操作时序参数
        2. 8.3.1.2 THS-SKIP 编程
        3. 8.3.1.3 DSI 错误和状态
          1. 8.3.1.3.1 DSI / DPHY 误差检测和报告
          2. 8.3.1.3.2 DSI 协议错误检测
          3. 8.3.1.3.3 DSI 错误报告
          4. 8.3.1.3.4 DSI 错误计数器
          5. 8.3.1.3.5 DSI 转 FPD-Link III 缓冲区错误
        4. 8.3.1.4 支持的 DSI 视频格式
      2. 8.3.2  高速正向通道数据传输
      3. 8.3.3  反向通道数据传输
      4. 8.3.4  FPD-Link III 端口寄存器访问
      5. 8.3.5  视频控制信号
      6. 8.3.6  关断引脚 (PDB)
      7. 8.3.7  串行链路故障检测
      8. 8.3.8  中断支持
        1. 8.3.8.1 中断引脚 (INTB)
        2. 8.3.8.2 远程中断引脚 (REM_INTB)
      9. 8.3.9  GPIO 支持
        1. 8.3.9.1 GPIO[3:0] 配置
        2. 8.3.9.2 反向通道配置
        3. 8.3.9.3 GPIO_REG[8:5] 配置
      10. 8.3.10 SPI 通信
        1. 8.3.10.1 SPI 模式配置
        2. 8.3.10.2 正向通道 SPI 操作
        3. 8.3.10.3 反向通道 SPI 操作
      11. 8.3.11 音频模式
        1. 8.3.11.1 I2S 音频接口
          1. 8.3.11.1.1 I2S 传输模式
          2. 8.3.11.1.2 I2S 中继器
          3. 8.3.11.1.3 分离器和复制模式期间的音频
        2. 8.3.11.2 TDM 音频接口
      12. 8.3.12 （带 HDCP）
        1. 8.3.12.1 HDCP I2S 音频加密
      13. 8.3.13 内置自检测试 (BIST)
        1. 8.3.13.1 BIST 配置和状态
        2. 8.3.13.2 正向通道和反向通道错误检查
      14. 8.3.14 内部模式生成
        1. 8.3.14.1 图形选项
        2. 8.3.14.2 颜色模式
        3. 8.3.14.3 视频时序模式
        4. 8.3.14.4 外部时序
        5. 8.3.14.5 图形反转
        6. 8.3.14.6 自动滚动
        7. 8.3.14.7 附加特性
      15. 8.3.15 EMI 降低特性
        1. 8.3.15.1 输入 SSC 容差
    4. 8.4 器件功能模式
      1. 8.4.1 模式选择配置设置 (MODE_SEL[1:0])
      2. 8.4.2 时钟模式
        1. 8.4.2.1 DSI 时钟模式
        2. 8.4.2.2 像素时钟模式
          1. 8.4.2.2.1 DSI 参考时钟模式
          2. 8.4.2.2.2 外部参考时钟模式
          3. 8.4.2.2.3 内部参考时钟
          4. 8.4.2.2.4 独立 2:2 模式的外部参考时钟
      3. 8.4.3 双 DSI 输入模式
        1. 8.4.3.1 DSI 双路运行要求
        2. 8.4.3.2 启用双 DSI 运行
        3. 8.4.3.3 双 DSI 控制和状态
      4. 8.4.4 3D 格式支持（单 DSI 输入）
        1. 8.4.4.1 左/右 3D 格式支持
        2. 8.4.4.2 交替线路 3D 格式支持
        3. 8.4.4.3 交替像素 3D 格式支持
      5. 8.4.5 独立 2:2 模式
        1. 8.4.5.1 独立 2:2 模式的配置
        2. 8.4.5.2 配置独立 2:2 模式的代码示例
        3. 8.4.5.3 93
      6. 8.4.6 FPD-Link III 运行模式
        1. 8.4.6.1 单链路模式
        2. 8.4.6.2 双链路模式
        3. 8.4.6.3 复制模式
        4. 8.4.6.4 分离器模式
          1. 8.4.6.4.1 DSI 对称分离
            1. 8.4.6.4.1.1 对称分离 - 左/右
            2. 8.4.6.4.1.2 对称分离 - 交替像素分离
            3. 8.4.6.4.1.3 对称分离 - 交替线路分离
            4. 8.4.6.4.1.4 103
          2. 8.4.6.4.2 DSI 非对称分离
            1. 8.4.6.4.2.1 非对称分离与裁剪
            2. 8.4.6.4.2.2 非对称分离与 DSI VC-ID
          3. 8.4.6.4.3 分离器运行的配置
    5. 8.5 编程
      1. 8.5.1 串行控制总线
      2. 8.5.2 多主仲裁支持
      3. 8.5.3 有关多主运行的 I2C 限制
      4. 8.5.4 对较新 FPD-Link III 器件的器件寄存器进行多主访问
      5. 8.5.5 对较旧 FPD-Link III 器件的器件寄存器进行多主访问
      6. 8.5.6 有关多主运行的控制通道方向的限制
    6. 8.6 寄存器映射
      1. 8.6.1 主寄存器
      2. 8.6.2 DSI 端口 0 和端口 1 间接寄存器
      3. 8.6.3 模拟间接寄存器
      4. 8.6.4 端口 0 和端口 1 图形发生器间接寄存器
  9. 9 应用和实现
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 高速互连指南
      3. 9.2.3 应用曲线
  10. 10电源相关建议
    1. 10.1 VDD 电源
    2. 10.2 上电和初始化
  11. 11布局
    1. 11.1 布局指南
      1. 11.1.1 接地
      2. 11.1.2 路由 FPD-Link III 信号布线
      3. 11.1.3 路由 DSI 信号布线
    2. 11.2 布局示例
  12. 12器件和文档支持
    1. 12.1 文档支持
      1. 12.1.1 相关文档
    2. 12.2 支持资源
    3. 12.3 商标
    4. 12.4 静电放电警告
    5. 12.5 术语表
  13. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.5.1 串行控制总线

该串行器也可以通过使用与 I2C 兼容的串行控制总线进行配置。多个器件可以共享串行控制总线（最多支持 8 个器件地址）。器件地址通过连接到 IDX 引脚的电阻分压器（R1 和 R2 — 参阅图 8-29）设置。

GUID-46607D77-74A5-4E15-AA89-FCE7A189BDE6-low.gif图 8-29 串行控制总线连接

串行控制总线由两个信号组成：SCL 和 SDA。SCL 是串行总线时钟输入。SDA 是串行总线数据输入/输出信号。SCL 和 SDA 信号都需要一个外部上拉电阻到 VDD18 或 VDD33。对于大多数应用，建议使用 2.2kΩ 上拉电阻。但是，可以根据容性负载和数据速率要求调整上拉电阻值。请参阅 I2C 总线上拉电阻计算。信号要么被拉至高电平，要么被拉至低电平。

IDX 引脚将控制接口配置为八个可能的器件地址之一。上拉电阻和下拉电阻可用于在 IDX 输入引脚上设置适当的电压。请参阅表 8-12

表 8-12 IDX 的串行控制总线地址
编号VIDX 电压范围VIDX 目标电压建议的 STRAP 配置电阻器 (1% TOL)分配的 I2C 地址
VMINVTYPVMAXV(VDD18) = 1.8VR1 (kΩ)R2 (kΩ)7 位8 位
0000.135 × V(VDD18)0断开10.00x0C0x18
10.176 × V(VDD18)0.213 × V(VDD18)0.247 × V(VDD18)0.38473.220.00x0E0x1C
20.289 × V(VDD18)0.327 × V(VDD18)0.363 × V(VDD18)0.58960.430.10x100x20
30.407 × V(VDD18)0.441 × V(VDD18)0.467 × V(VDD18)0.79351.140.20x120x24
40.526 × V(VDD18)0.555 × V(VDD18)0.584 × V(VDD18)0.99940.251.10x140x28
50.640 × V(VDD18)0.671 × V(VDD18)0.701 × V(VDD18)1.20830.161.90x160x2C
60.757 × V(VDD18)0.787 × V(VDD18)0.814 × V(VDD18)1.41718.771.50x180x30
70.877 × V(VDD18)V(VDD18)V(VDD18)1.810断开0x1A0x34

串行总线协议由 START、START-Repeated 和 STOP 相位控制。 当 SCL 切换为低电平而 SDA 为高电平时，将发生 START。当 SDA 切换为高电平而 SCL 也为高电平时，将发生 STOP。请参阅 图 8-30

GUID-83C3663C-C7AA-4775-A55B-9DAEAAF3A22C-low.gif图 8-30 启动和停止条件

为了与 I2C 从器件通信，主机控制器（主器件）发送从器件地址并监听从器件的响应。该响应称为确认位 (ACK)。如果总线上的从器件被正确寻址，则会通过将 SDA 总线驱动为低电平来确认 (ACK) 主器件。如果地址与器件的任何从器件地址不匹配，则会通过让 SDA 拉为高电平来取消确认 (NACK) 主器件。发送数据时，总线上也会发生 ACK。当主器件在写入数据时，从器件在成功接收到每个数据字节后都会进行 ACK。当主器件在读取数据时，主器件在接收到每个数据字节后都会进行 ACK，以便让从器件知道其想要接收另一个数据字节。当主器件想要停止读取时，则会在最后一个数据字节之后发出 NACK 并在总线上创建一个停止条件。总线上的所有通信都是从启动条件或重复启动条件开始。总线上的所有通信都以停止条件结束。图 8-31 中显示了 READ，图 8-32 中显示了 WRITE。

GUID-BA4FB18E-4DA3-44F6-9478-A80B30AFFC6E-low.gif图 8-31 串行控制总线 — 读取
GUID-6991B628-0E06-487F-9A7F-82D6A20F89F5-low.gif图 8-32 串行控制总线 — 写入

位于串行器的 I2C 主器件必须支持 I2C 时钟延展。有关 I2C 接口要求和吞吐量注意事项的更多信息，请参阅通过具有双向控制通道的 FPD-Link III 进行 I2C 通信 应用手册 (SNLA131)。