ZHCSU04A November   2023  – December 2024 DAC61401 , DAC81401

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求 - 写入，IOVDD = 1.7V 至 2.7V
    7. 5.7  时序要求 - 写入，IOVDD = 2.7V 至 5.5V
    8. 5.8  时序要求 - 读取和菊花链，FSDO = 0、IOVDD = 1.7V 至 2.7V
    9. 5.9  时序要求 - 读取和菊花链，FSDO = 1、IOVDD = 1.7V 至 2.7V
    10. 5.10 时序要求 - 读取和菊花链，FSDO = 0、IOVDD = 2.7V 至 5.5V
    11. 5.11 时序要求 - 读取和菊花链，FSDO = 1、IOVDD = 2.7V 至 5.5V
    12. 5.12 时序图
    13. 5.13 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 数模转换器 (DAC) 架构
      2. 6.3.2 R-2R 梯形 DAC
      3. 6.3.3 可编程增益输出缓冲器
      4. 6.3.4 感测引脚
      5. 6.3.5 DAC 寄存器结构
        1. 6.3.5.1 输出更新
        2. 6.3.5.2 软件清除
          1. 6.3.5.2.1 软件复位模式
      6. 6.3.6 内部基准
      7. 6.3.7 电源序列
        1. 6.3.7.1 上电复位 (POR)
      8. 6.3.8 过热警报
    4. 6.4 器件功能模式
      1. 6.4.1 断电模式
    5. 6.5 编程
      1. 6.5.1 独立操作
      2. 6.5.2 菊花链运行
      3. 6.5.3 帧错误校验
  8. 7 寄存器映射
    1. 7.1 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 主要元件
        2. 8.2.2.2 补偿电容器
        3. 8.2.2.3 增益级
        4. 8.2.2.4 衰减和缓冲级
        5. 8.2.2.5 外部电源
        6. 8.2.2.6 保护设计
        7. 8.2.2.7 设计精度
      3. 8.2.3 应用曲线
    3. 8.3 初始化设置
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • RTE|16
  • PW|20
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.9 时序要求 - 读取和菊花链，FSDO = 1、IOVDD = 1.7V 至 2.7V

所有规格的适用条件为：TA =– 40°C 至 +125°C，输入信号都是在 tR = tF = 1ns/V（IOVDD 的 10% 至 90%）时指定，而且从 (VIL + VIH) / 2 的电压电平开始，SDO 负载为 20pF，1.7V ≤ IOVDD < 2.7V
参数 最小值 标称值 最大值 单位
fSCLK SCL 频率 25 MHz
tSCLKHIGH SCLK 高电平时间 20 ns
tSCLLOW SCLK 低电平时间 20 ns
tSDIS SDIN 设置 10 ns
tSDIH SDIN 保持 10 ns
tCSS SYNC 到 SCLK 下降沿建立时间 30 ns
tCSH SCLK 下降沿到 SYNC 上升沿 10 ns
tCSHIGH SYNC 高电平时间 50 ns
tSDOZ SDO 被驱动至三态模式 0 30 ns
tSDODLY 从 SCLK 上升沿的 SDO 输出延迟 0 30 ns