ZHCSRB6A July   2024  – November 2024 ADS9810 , ADS9811 , ADS9813

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 输入钳位保护电路
        2. 6.3.1.2 可编程增益放大器 (PGA)
        3. 6.3.1.3 宽共模电压抑制电路
      2. 6.3.2 ADC 传递函数
      3. 6.3.3 ADC 采样时钟输入
      4. 6.3.4 同步多个 ADC
      5. 6.3.5 基准电压
      6. 6.3.6 数据接口
        1. 6.3.6.1 数据时钟输出
        2. 6.3.6.2 ADC 输出数据随机数发生器
        3. 6.3.6.3 数据平均
        4. 6.3.6.4 数据接口测试图形
          1. 6.3.6.4.1 固定图形
          2. 6.3.6.4.2 数字斜坡
          3. 6.3.6.4.3 交替测试图形
    4. 6.4 器件功能模式
      1. 6.4.1 复位
      2. 6.4.2 断电
      3. 6.4.3 初始化序列
      4. 6.4.4 正常运行
      5. 6.4.5 速度升压模式
    5. 6.5 编程
      1. 6.5.1 寄存器写入
      2. 6.5.2 寄存器读取
      3. 6.5.3 适用于 SPI 配置的菊花链拓扑中的多个器件
        1. 6.5.3.1 菊花链中的寄存器写入
        2. 6.5.3.2 菊花链中的寄存器读取
  8. 7 寄存器映射
    1. 7.1 寄存器组 0
    2. 7.2 寄存器组 1
    3. 7.3 寄存器组 2
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 参数测量单元 (PMU)
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
      4. 8.2.4 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.7 开关特性

在 AVDD_5V = 4.75V 至 5.25V，VDD_1V8 = 1.75V 至 1.85V，IOVDD = 1.15V 至 1.85V，VREF = 4.096V（内部或外部）以及最大吞吐量条件下测得（除非另有说明）；最小值和最大值在 TA = -40°C 至 +125°C 条件下测得；典型值在 TA = 25°C 时测得
参数 测试条件 最小值 最大值 单位
复位
tPU 器件上电时间 30 ms
SPI 接口时序（配置接口）
tden_CKDO 延迟时间：第 8 个 SCLK 上升沿至数据使能 22 ns
tdz_CKDO 延迟时间：第 24 个 SCLK 上升沿至 SDO 进入高阻态 50 ns
td_CKDO 延迟时间：SCLK 下降沿到 SDO 上的相应数据有效 16 ns
tht_CKDO 延迟时间：SCLK 下降沿到 SDO 上的前一个数据有效 2 ns
CMOS 数据接口
tDCLK 数据时钟输出 DDR 模式 10 ns
SDR 模式 20
时钟占空比 45 55 %
toff_DCLKDO_r 时间偏移：DCLK 上升到相应数据有效 DDR 模式 tDCLK / 4 – 1.5 tDCLK / 4 + 1.5 ns
toff_DCLKDO_f​ 时间偏移：DCLK 下降至相应数据有效 DDR 模式 tDCLK / 4 – 1.5 tDCLK / 4 + 1.5 ns
td_DCLKDO​ 延时时间：DCLK 上升到相应数据有效 SDR 模式 -1 1 ns
td_SYNC_FCLK 延时时间：SMPL_CLK 下降沿（带 SYNC 信号）到相应的 FCLKOUT 上升沿 3 4 tSMPL_CLK