ZHCSYA5 May   2025 ADS117L14 , ADS117L18

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 参数测量信息
    1. 6.1  失调电压误差测量
    2. 6.2  温漂测量
    3. 6.3  增益误差测量
    4. 6.4  增益漂移测量
    5. 6.5  NMRR 测量
    6. 6.6  CMRR 测量
    7. 6.7  PSRR 测量
    8. 6.8  SNR 测量
    9. 6.9  INL 误差测量
    10. 6.10 THD 测量
    11. 6.11 IMD 测量
    12. 6.12 SFDR 测量
    13. 6.13 噪声性能
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入（AINP、AINN）
        1. 7.3.1.1 输入范围
      2. 7.3.2 基准电压（REFP、REFN）
        1. 7.3.2.1 基准电压范围
      3. 7.3.3 时钟运行
        1. 7.3.3.1 时钟分频器
        2. 7.3.3.2 内部振荡器
        3. 7.3.3.3 外部时钟
      4. 7.3.4 上电复位 (POR)
      5. 7.3.5 VCM 输出电压
      6. 7.3.6 GPIO
      7. 7.3.7 调制器
      8. 7.3.8 数字滤波器
        1. 7.3.8.1 宽带滤波器
        2. 7.3.8.2 低延迟滤波器 (Sinc)
          1. 7.3.8.2.1 Sinc4 滤波器
          2. 7.3.8.2.2 Sinc4 + Sinc1 级联滤波器
          3. 7.3.8.2.3 Sinc3 滤波器
          4. 7.3.8.2.4 Sinc3 + Sinc1 滤波器
    4. 7.4 器件功能模式
      1. 7.4.1 复位
        1. 7.4.1.1 RESET 引脚
        2. 7.4.1.2 通过 SPI 寄存器进行复位
        3. 7.4.1.3 通过 SPI 输入模式进行复位
      2. 7.4.2 空闲和待机模式
      3. 7.4.3 断电
      4. 7.4.4 速度模式
      5. 7.4.5 同步
        1. 7.4.5.1 同步控制模式
        2. 7.4.5.2 启动/停止控制模式
      6. 7.4.6 转换开始延迟时间
      7. 7.4.7 校准
        1. 7.4.7.1 偏移校准寄存器
        2. 7.4.7.2 增益校准寄存器
        3. 7.4.7.3 校准过程
      8. 7.4.8 诊断
        1. 7.4.8.1 ERROR 引脚和 ERR_FLAG 位
        2. 7.4.8.2 SPI CRC
        3. 7.4.8.3 寄存器映射 CRC
        4. 7.4.8.4 ADC 误差
        5. 7.4.8.5 SPI 地址范围
        6. 7.4.8.6 SCLK 计数器
        7. 7.4.8.7 时钟计数器
        8. 7.4.8.8 帧同步 CRC
        9. 7.4.8.9 自检
      9. 7.4.9 帧同步数据端口
        1. 7.4.9.1  数据包
        2. 7.4.9.2  数据格式
        3. 7.4.9.3  STATUS_DP 标头字节
        4. 7.4.9.4  FSYNC 引脚
        5. 7.4.9.5  DCLK 引脚
        6. 7.4.9.6  DOUTx 引脚
        7. 7.4.9.7  DINx 引脚
        8. 7.4.9.8  时分多路复用
        9. 7.4.9.9  菊花链
        10. 7.4.9.10 DOUTx 时序
    5. 7.5 编程
      1. 7.5.1 硬件编程
      2. 7.5.2 SPI 编程
        1. 7.5.2.1 片选 (CS)
        2. 7.5.2.2 串行时钟 (SCLK)
        3. 7.5.2.3 串行数据输入 (SDI)
        4. 7.5.2.4 串行数据输出 (SDO)
      3. 7.5.3 SPI 帧
      4. 7.5.4 命令
        1. 7.5.4.1 写入寄存器命令
        2. 7.5.4.2 读取寄存器命令
      5. 7.5.5 SPI 菊花链
  9. 8 寄存器映射
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 输入驱动器
      2. 9.1.2 抗混叠滤波器
      3. 9.1.3 基准电压
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
      1. 9.3.1 AVDD1 和 AVSS
      2. 9.3.2 AVDD2
      3. 9.3.3 IOVDD
      4. 9.3.4 CAPA 和 CAPD
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.4.9.8 时分多路复用

时分多路复用 (TDM) 模式将通道数据串行化到数据通路中。对于 ADS117L18，数据通路的数量可编程为 1、2、4 或 8，对于 ADS117L14，可编程为 1、2 或 4。当数据通路数的数量小于通道数量时，器件会在 TDM 模式下打包数据。DP_CFG1 寄存器的 DP_TDM[1:0] 位对数据通路的数量进行编程。

数据通路的一般特性如下。

  • 如果数据通路数少于八 (ADS117L18) 或少于四 (ADS117L14)，则未使用的 DOUT 引脚将成为支持菊花链的数据输入。DOUT1 是例外，仍然作为驱动的输出。
  • DINx 引脚编号与菊花链的 DOUTx 引脚编号相关。数据输入必须接低电平（或根据需要接高电平），或者由菊花链器件驱动。
  • 当通道断电时，数据时隙将占据与冻结数据相同的位置。STATUS 字节的通道 ID 位保持有效。
  • 当通道断电时，数据通路的 DOUTx 引脚仍然作为输出。

图 7-34 显示了 ADS117L18 的单数据通路选项。DOUT2 至 DOUT7 成为未使用的输入，且不得让其悬空。将菊花链数据应用于 DIN0 引脚。未使用的引脚必须接地。

ADS117L14 ADS117L18 DP_TDM[1:0] = 00b，一个数据通路 (ADS117L18)图 7-34 DP_TDM[1:0] = 00b，一个数据通路 (ADS117L18)

图 7-35 显示了 ADS117L18 的双数据通路选项和 ADS117L14 的单数据通路选项。DOUT2 至 DOUT7 (ADS117L18) 和 DOUT2、DOUT3 (ADS117L14) 成为未使用的输入，且不得悬空。将菊花链数据应用于 DIN0 引脚 (ADS117L14) 和 DIN0、DIN1 (ADS117L18)。未使用的引脚必须接地。

ADS117L14 ADS117L18 DP_TDM[1:0] = 01b，两个数据通路 (ADS117L18) 或一个数据通路 (ADS117L14)图 7-35 DP_TDM[1:0] = 01b，两个数据通路 (ADS117L18) 或一个数据通路 (ADS117L14)

图 7-36 显示了 ADS117L18 的四数据通路选项和 ADS117L14 的双数据通路选项。DOUT4 至 DOUT7 (ADS117L18) 成为未使用的输入，且不得悬空。将菊花链数据应用于 DIN0、DIN1 (ADS117L14) 和 DIN0 至 DIN3 (ADS117L18)。未使用的引脚必须接地。

ADS117L14 ADS117L18 DP_TDM[1:0] = 10b，四个数据通路 (ADS117L18) 或两个数据通路 (ADS117L14)图 7-36 DP_TDM[1:0] = 10b，四个数据通路 (ADS117L18) 或两个数据通路 (ADS117L14)

图 7-37 显示了 ADS117L18 的八数据通路选项和 ADS117L14 的四数据通路选项。DOUT4 至 DOUT7 不适用于 ADS117L14。此模式下不支持菊花链。

ADS117L14 ADS117L18 DP_TDM[1:0] = 11b，八个数据通路 (ADS117L18) 或四个数据通路 (ADS117L14)图 7-37 DP_TDM[1:0] = 11b，八个数据通路 (ADS117L18) 或四个数据通路 (ADS117L14)