ZHCSO30A December   2023  – May 2024 ADC3910D025 , ADC3910D065 , ADC3910D125 , ADC3910S025 , ADC3910S065 , ADC3910S125

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性 - 功耗
    6. 5.6  电气特性 - 直流规格
    7. 5.7  电气特性 - 交流规格 (25MSPS)
    8. 5.8  电气特性 - 交流规格 (65MSPS)
    9. 5.9  电气特性 - 交流规格 (125MSPS)
    10. 5.10 时序要求
    11. 5.11 输出接口时序图
    12. 5.12 典型特性 - 25MSPS
    13. 5.13 典型特性 - 65MSPS
    14. 5.14 典型特性 - 125MSPS
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 ADC 特性
        1. 6.3.1.1 低延迟模式
        2. 6.3.1.2 全数字功能模式
        3. 6.3.1.3 交错模式
      2. 6.3.2 模拟输入
        1. 6.3.2.1 单端输入
        2. 6.3.2.2 差分输入
        3. 6.3.2.3 模拟输入带宽
      3. 6.3.3 采样时钟输入
      4. 6.3.4 电压基准
      5. 6.3.5 超范围 (OVR)
      6. 6.3.6 数字特性
        1. 6.3.6.1 数字下变频器
          1. 6.3.6.1.1 数字下变频器数据选择
          2. 6.3.6.1.2 抽取滤波器
          3. 6.3.6.1.3 DDC 超范围
          4. 6.3.6.1.4 带抽取因子的输出格式
        2. 6.3.6.2 数字比较器
          1. 6.3.6.2.1 比较器数据选择
          2. 6.3.6.2.2 比较器高阈值和低阈值
          3. 6.3.6.2.3 比较器配置比较模式
          4. 6.3.6.2.4 比较器事件配置
        3. 6.3.6.3 统计引擎
          1. 6.3.6.3.1 统计引擎数据选择
          2. 6.3.6.3.2 窗口配置
        4. 6.3.6.4 数字警报
      7. 6.3.7 数字接口
        1. 6.3.7.1 并行 CMOS 输出
        2. 6.3.7.2 串行 CMOS 输出
      8. 6.3.8 测试图形
        1. 6.3.8.1 旁路测试图形
        2. 6.3.8.2 数字测试图形
    4. 6.4 器件功能模式
      1. 6.4.1 正常运行
      2. 6.4.2 断电选项
    5. 6.5 编程
      1. 6.5.1 使用 SPI 接口的配置
        1. 6.5.1.1 寄存器写入
        2. 6.5.1.2 寄存器读取
    6. 6.6 寄存器映射
      1. 6.6.1 寄存器说明
      2. 6.6.2 统计引擎寄存器映射
      3. 6.6.3 警报寄存器映射
  8. 7 应用信息免责声明
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 输入信号路径
        2. 7.2.2.2 采样时钟
        3. 7.2.2.3 电压基准
      3. 7.2.3 应用曲线
    3. 7.3 初始化设置
      1. 7.3.1 运行期间寄存器初始化
    4. 7.4 电源相关建议
    5. 7.5 布局
      1. 7.5.1 布局指南
      2. 7.5.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 接收文档更新通知
    2. 8.2 支持资源
    3. 8.3 商标
    4. 8.4 静电放电警告
    5. 8.5 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.10 时序要求

最大值和最小值是在自然通风工作温度范围和标称电源电压范围内指定的。除非另有说明，典型值是在 TA = 25°C、ADC 采样率 = 125MSPS、50% 时钟占空比、AVDD = IOVDD = 1.8V、内部 1.2V 基准电压、5pF 输出负载和 –1dBFS 差分输入条件下指定的
参数 测试条件 最小值 标称值 最大值 单位
ADC 时序规格
tAD 孔径延迟 0.5 ns
tA 孔径抖动 具有快速边缘的方波时钟 500 fs
tACQ 信号采集周期，以采样时钟下降沿为基准 -TS/5 采样时钟周期
tCONV 信号转换周期，以采样时钟下降沿为基准 Fs = 25MSPS 5.5 ns
Fs = 65MSPS 5.5 ns
Fs = 125MSPS 5.5 ns
唤醒时间 断电后的数据有效时间。内部基准。 30 μs
断电后的数据有效时间。外部 1.2V 基准。 19 μs
ADC 延迟 信号输入到数据输出 低延迟模式(1) 1 ADC 时钟周期
已启用数字功能（包括串行 CMOS 接口模式） 5
添加。延迟 实时抽取 2 25
4 60
8 130
16 270
接口时序 - DDR CMOS
tPD 传播延迟：采样时钟下降沿到 DCLK 上升沿 TS/4 + 3 ns
tDE DCLK 边沿到上一个数据转换 Fs = 25MSPS -10 -9
Fs = 65MSPS -3.8 -3.4
Fs = 125MSPS -2 -1.8
tDL DCLK 边沿到下一个数据转换 Fs = 25MSPS 9 10
Fs = 65MSPS 3.4 3.8
Fs = 125MSPS 1.8 2
接口时序 - SDR CMOS
tPD 传播延迟：采样时钟下降沿到 DCLK 上升沿 TS/4 + 3 ns
tDE DCLK 边沿到上一个数据转换 Fs = 25MSPS -20 -18
Fs = 65MSPS -7.6 -6.9
Fs = 125MSPS -4 -3.6
tDV DCLK 边沿到下一个数据转换 Fs = 25MSPS 18 20
Fs = 65MSPS 6.9 7.7
Fs = 125MSPS 3.6 4
tPD 传播延迟：采样时钟下降沿到输出数据延迟 采样时钟下降沿到 DCLKIN 上升沿的延迟小于 2.5ns。
TDCLK = DCLK 周期
tCDCLK = 采样时钟下降沿到 DCLKIN 下降沿		 TS/4 + 3 ns
采样时钟下降沿到 DCLKIN 上升沿的延迟大于或等于 2.5ns。
TDCLK = DCLK 周期
tCDCLK = 采样时钟下降沿到 DCLKIN 下降沿		 TS/4 + 3
tCD DCLK 上升沿到输出数据延迟
4 通道串行 CMOS		 Fout = 10MSPS -7.25 -6.25 -5.25 ns
Fout = 20MSPS -4.125 -3.125 -2.125
Fout = 30MSPS -3.08 -2.08 -1.08
DCLK 上升沿到输出数据延迟
2 通道串行 CMOS		 Fout = 5MSPS -7.25 -6.25 -5.25
Fout = 10MSPS -4.125 -3.125 -2.125
Fout = 15MSPS -3.08 -2.08 -1.08
tDV 数据有效，4 通道串行 CMOS Fout = 10MSPS -7.25 -6.25 -5.25 ns
Fout = 20MSPS -4.125 -3.125 -2.125
Fout = 30MSPS -3.08 -2.08 -1.08
数据有效，2 通道串行 CMOS Fout = 5MSPS -7.25 -6.25 -5.25
Fout = 10MSPS -4.125 -3.125 -2.125
Fout = 15MSPS -3.08 -2.08 -1.08
串行编程接口（SCLK、SEN、SDIO）- 输入
fCLK,SCLK 串行时钟频率 20 MHz
tS,SEN SEN 下降沿到 SCLK 上升沿 10 ns
tH,SEN SCLK 上升沿到 SEN 上升沿 10
tS,SDIO 从 SCLK 上升沿的 SDIO 设置时间 17
tH,SDIO 从 SCLK 上升沿的 SDIO 保留时间 9
串行编程接口 (SDIO) - 输出
tOZD 在读取操作期间从第 8 个 SCLK 周期的下降沿到 SDIO 从三态转换至数据生效的延迟时间 3.9 10.8 ns
tODZ 从 SEN 上升沿到 SDIO 从数据生效转换至三态的延迟时间 3.4 14
tOD 在读取操作期间从第 8 个 SCLK 周期的下降沿到 SDIO 生效的延迟时间 3.9 10.8
(1) 在低延迟模式下，双通道器件默认接口为 DDR，单通道器件默认接口为 SDR。串行 CMOS 等其他接口配置会增加额外的延迟。