ZHCSNC3B February   2021  – October 2022 ADC3561 , ADC3562 , ADC3563

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 Revision History
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 功耗
    6. 6.6  电气特征 - 直流规格
    7. 6.7  电气特征 - 交流规格
    8. 6.8  时序要求
    9. 6.9  Typical Characteristics - ADC3561
    10. 6.10 Typical Characteristics - ADC3562
    11. 6.11 Typical Characteristics - ADC3563
  7. 7 Parameter Measurement Information
  8. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Functional Block Diagram
    3. 8.3 Feature Description
      1. 8.3.1 Analog Input
        1. 8.3.1.1 Analog Input Bandwidth
        2. 8.3.1.2 Analog Front End Design
          1. 8.3.1.2.1 Sampling Glitch Filter Design
          2. 8.3.1.2.2 Analog Input Termination and DC Bias
            1. 8.3.1.2.2.1 AC-Coupling
            2. 8.3.1.2.2.2 DC-Coupling
        3. 8.3.1.3 Auto-Zero Feature
      2. 8.3.2 Clock Input
        1. 8.3.2.1 Single Ended vs Differential Clock Input
        2. 8.3.2.2 Signal Acquisition Time Adjust
      3. 8.3.3 Voltage Reference
        1. 8.3.3.1 Internal voltage reference
        2. 8.3.3.2 External voltage reference (VREF)
        3. 8.3.3.3 External voltage reference with internal buffer (REFBUF)
      4. 8.3.4 Digital Down Converter
        1. 8.3.4.1 DDC MUX for Dual Band Decimation
        2. 8.3.4.2 Digital Filter Operation
        3. 8.3.4.3 FS/4 Mixing with Real Output
        4. 8.3.4.4 Numerically Controlled Oscillator (NCO) and Digital Mixer
        5. 8.3.4.5 Decimation Filter
        6. 8.3.4.6 SYNC
        7. 8.3.4.7 Output Formatting with Decimation
      5. 8.3.5 Digital Interface
        1. 8.3.5.1 Output Formatter
        2. 8.3.5.2 Output Bit Mapper
        3. 8.3.5.3 Output Scrambler
        4. 8.3.5.4 Output Interface/Mode Configuration
          1. 8.3.5.4.1 Configuration Example
        5. 8.3.5.5 Output Data Format
      6. 8.3.6 Test Pattern
    4. 8.4 Device Functional Modes
      1. 8.4.1 Normal operation
      2. 8.4.2 Power Down Options
    5. 8.5 Programming
      1. 8.5.1 Configuration using PINs only
      2. 8.5.2 Configuration using the SPI interface
        1. 8.5.2.1 Register Write
        2. 8.5.2.2 Register Read
    6. 8.6 Register Maps
      1. 8.6.1 Detailed Register Description
  9. 9 Application Information Disclaimer
    1. 9.1 Typical Application
      1. 9.1.1 Design Requirements
      2. 9.1.2 Detailed Design Procedure
        1. 9.1.2.1 Input Signal Path
        2. 9.1.2.2 Sampling Clock
        3. 9.1.2.3 Voltage Reference
      3. 9.1.3 Application Curves
    2. 9.2 Initialization Set Up
      1. 9.2.1 Register Initialization During Operation
    3. 9.3 Power Supply Recommendations
    4. 9.4 Layout
      1. 9.4.1 Layout Guidelines
      2. 9.4.2 Layout Example
  10. 10Device and Documentation Support
    1. 10.1 Device Support
    2. 10.2 Documentation Support
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 Trademarks
    6. 10.6 Electrostatic Discharge Caution
    7. 10.7 术语表
  11. 11Mechanical, Packaging, and Orderable Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.8 时序要求

在自然通风条件下的工作温度范围内（TA = 25°C，整个温度范围为 TMIN = –40°C 至 TMAX = 105°C）的典型值：ADC 采样率 = 65MSPS，50% 时钟占空比，AVDD = IOVDD = 1.8V，外部 1.6V 基准电压，–1dBFS 差分输入，除非另有说明
参数 测试条件 最小值 标称值 最大值 单位
ADC 时序规格
tAD 孔径延迟 0.85 ns
tA 孔径抖动 具有快速边缘的方波时钟 180 fs
tJ DCLKIN 上的抖动 ± 50 ps
tACQ 信号采集周期，以采样时钟下降沿为基准 FS = 65Msps -TS/4 采样时钟周期
FS = 25Msps -TS/2
FS = 10Msps -TS/2
tCONV 信号转换周期，以采样时钟下降沿为基准 FS = 65Msps +TS × 5/8 采样时钟周期
FS = 25Msps +TS × 3/8
FS = 10Msps +TS × 1/5
唤醒时间 断电后的数据有效时间。内部基准。 已启用带隙基准，单端时钟 17.6 us
已启用带隙基准，差分时钟 12.9
已禁用带隙基准，单端时钟 2.2 ms
已禁用带隙基准，差分时钟 2.2
断电后的数据有效时间。外部 1.6V 基准。 已启用带隙基准，单端时钟 15.9 us
已启用带隙基准，差分时钟 12.9
已禁用带隙基准，单端时钟 1.7 ms
已禁用带隙基准，差分时钟 1.7
tS，SYNC SYNC 输入信号的设置时间 以采样时钟上升沿为基准 500 ps
tH，SYNC SYNC 输入信号的保持时间 600
ADC 延迟 信号输入到数据输出 2 线 SLVDS 2 时钟周期
1 线 SLVDS 1
1/2 线 SLVDS 1
添加。延迟 2 倍实时抽取率 21   输出时钟周期
2 倍复杂抽取率     22  
4 倍、8 倍、16 倍、32 倍实时或复杂抽取率     23  
接口时序：串行低压差分信号 (LVDS) 接口
tPD 传播延迟：采样时钟下降沿到 DCLK 上升沿 采样时钟下降沿到 DCLKIN 上升沿的延迟小于 2.5ns。
TDCLK = DCLK 周期
tCDCLK = 采样时钟下降沿到 DCLKIN 下降沿		 2 + TDCLK + tCDCLK 3 + TDCLK + tCDCLK 4 + TDCLK + tCDCLK ns
采样时钟下降沿到 DCLKIN 上升沿的延迟大于或等于 2.5ns。
TDCLK = DCLK 周期
tCDCLK = 采样时钟下降沿到 DCLKIN 下降沿		 2 + tCDCLK 3 + tCDCLK 4 + tCDCLK
tCD DCLK 上升沿到输出数据延迟，
2 线 SLVDS		 Fout = 10MSPS，DA/B0,1 = 80MBPS 0.0 0.1 ns
Fout = 25MSPS，DA/B0,1 = 200MBPS 0.0 0.1
Fout = 65MSPS，DA/B0,1 = 520MBPS 0.0 0.1
DCLK 上升沿到输出数据延迟，
1 线 SLVDS		 Fout = 10MSPS，DA/B0 = 160MBPS 0.0 0.1
Fout = 25MSPS，DA/B0 = 400MBPS 0.0 0.1
Fout = 62.5MSPS，DA/B0 = 1000MBPS -0.6 0.1
DCLK 上升沿到输出数据延迟，
1/2 线 SLVDS		 Fout = 5MSPS，DA0 = 160MBPS 0.0 0.1
Fout = 10MSPS，DA0 = 320MBPS 0.0 0.1
Fout = 25MSPS，DA0 = 800MBPS 0.0 0.1
tDV 数据有效，2 线 SLVDS Fout = 10MSPS，DA/B0,1 = 80MBPS 11.9 12.1 ns
Fout = 25MSPS，DA/B0,1 = 200MBPS 4.5 4.6
Fout = 65MSPS，DA/B0,1 = 520MBPS 1.4 1.5
数据有效，1 线 SLVDS Fout = 10MSPS，DA/B0 = 160MBPS 5.7 5.8
Fout = 25MSPS，DA/B0 = 400MBPS 2.0 2.1
Fout = 62.5MSPS，DA/B0 = 1000MBPS 0.5 0.6
数据有效，1/2 线 SLVDS Fout = 5MSPS，DA0 = 160MBPS 5.7 5.8
Fout = 10MSPS，DA0 = 320MBPS 2.7 2.8
Fout = 25MSPS，DA0 = 800MBPS 0.8 0.9
串行编程接口（SCLK、SEN、SDIO）- 输入
fCLK(SCLK) 串行时钟频率 20 MHz
tSU(SEN) SEN 到 SCLK 的上升沿 10 ns
tH(SEN) 通过 SCLK 上升沿进行 SEN 9 ns
tSU(SDIO) SDIO 到 SCLK 的上升沿 17 ns
tH(SDIO) 通过 SCLK 上升沿进行 SDIO 9 ns
串行编程接口 (SDIO) - 输出
t(OZD) SDIO 三态到被驱动 3.9 10.8 ns
t(ODZ) SDIO 数据到三态 3.4 14 ns
t(OD) 从 SCLK 的下降沿到 SDIO 有效 3.9 10.8 ns