ZHCSJ15C November   2018  – March 2025 ADC12DJ3200QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：交流规格（双通道模式）
    8. 5.8  电气特性：交流规格（单通道模式）
    9. 5.9  时序要求
    10. 5.10 开关特性
    11. 5.11 时序图
    12. 5.12 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 模拟输入保护
        2. 6.3.1.2 满量程电压 (VFS) 调整
        3. 6.3.1.3 模拟输入失调电压调整
      2. 6.3.2 ADC 内核
        1. 6.3.2.1 ADC 工作原理
        2. 6.3.2.2 ADC 内核校准
        3. 6.3.2.3 ADC 超范围检测
        4. 6.3.2.4 误码率 (CER)
      3. 6.3.3 时间戳
      4. 6.3.4 时钟
        1. 6.3.4.1 无噪声孔径延迟调节（tAD 调节）
        2. 6.3.4.2 孔径延迟斜坡控制 (TAD_RAMP)
        3. 6.3.4.3 用于多器件同步和确定性延迟的 SYSREF 采集
          1. 6.3.4.3.1 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
          2. 6.3.4.3.2 自动 SYSREF 校准
      5. 6.3.5 数字下变频器（仅限双通道模式）
        1. 6.3.5.1 数控振荡器和复频混频器
          1. 6.3.5.1.1 NCO 快速跳频 (FFH)
          2. 6.3.5.1.2 NCO 选择
          3. 6.3.5.1.3 基本 NCO 频率设置模式
          4. 6.3.5.1.4 合理 NCO 频率设置模式
          5. 6.3.5.1.5 NCO 相位偏移设置
          6. 6.3.5.1.6 NCO 相位同步
        2. 6.3.5.2 抽取滤波器
        3. 6.3.5.3 输出数据格式
        4. 6.3.5.4 抽取设置
          1. 6.3.5.4.1 抽取因子
          2. 6.3.5.4.2 DDC 增益提升
      6. 6.3.6 JESD204B 接口
        1. 6.3.6.1 传输层
        2. 6.3.6.2 扰频器
        3. 6.3.6.3 链路层
          1. 6.3.6.3.1 代码组同步 (CGS)
          2. 6.3.6.3.2 初始通道对齐序列 (ILAS)
          3. 6.3.6.3.3 8b、10b 编码
          4. 6.3.6.3.4 帧和多帧监控
        4. 6.3.6.4 物理层
          1. 6.3.6.4.1 串行器/解串器预加重功能
        5. 6.3.6.5 JESD204B 启用
        6. 6.3.6.6 多器件同步和确定性延迟
        7. 6.3.6.7 在子类 0 系统中运行
      7. 6.3.7 报警监控
        1. 6.3.7.1 NCO 翻转检测
        2. 6.3.7.2 时钟翻转检测
      8. 6.3.8 温度监测二极管
      9. 6.3.9 模拟基准电压
    4. 6.4 器件功能模式
      1. 6.4.1 双通道模式
      2. 6.4.2 单通道模式（DES 模式）
      3. 6.4.3 JESD204B 模式
        1. 6.4.3.1 JESD204B 输出数据格式
        2. 6.4.3.2 双 DDC 和冗余数据模式
      4. 6.4.4 断电模式
      5. 6.4.5 测试模式
        1. 6.4.5.1 串行器测试模式详细信息
        2. 6.4.5.2 PRBS 测试模式
        3. 6.4.5.3 斜坡测试模式
        4. 6.4.5.4 近程和远程传输测试模式
          1. 6.4.5.4.1 近程传输测试模式
          2. 6.4.5.4.2 远程传输测试模式
        5. 6.4.5.5 D21.5 测试模式
        6. 6.4.5.6 K28.5 测试模式
        7. 6.4.5.7 重复 ILA 测试模式
        8. 6.4.5.8 修改的 RPAT 测试模式
      6. 6.4.6 校准模式和修整
        1. 6.4.6.1 前台校准模式
        2. 6.4.6.2 后台校准模式
        3. 6.4.6.3 低功耗后台校准 (LPBG) 模式
      7. 6.4.7 偏移校准
      8. 6.4.8 修整
      9. 6.4.9 偏移滤波
    5. 6.5 编程
      1. 6.5.1 使用串行接口
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 流模式
    6. 6.6 寄存器映射
      1. 6.6.1 寄存器说明
      2. 6.6.2 SYSREF 校准寄存器（0x2B0 至 0x2BF）
      3. 6.6.3 警报寄存器 (0x2C0至0x2C2)
  8. 7 应用信息免责声明
    1. 7.1 应用信息
      1. 7.1.1 模拟输入
      2. 7.1.2 模拟输入带宽
      3. 7.1.3 时钟
      4. 7.1.4 辐射环境建议
        1. 7.1.4.1 单粒子闩锁 (SEL)
        2. 7.1.4.2 单粒子功能中断 (SEFI)
        3. 7.1.4.3 单粒子翻转 (SEU)
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 射频输入信号路径
        2. 7.2.2.2 计算交流耦合电容的值
      3. 7.2.3 应用曲线
    3. 7.3 初始化设置
    4.     电源相关建议
      1. 7.4.1 电源时序
    5. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
      1. 8.1.1 开发支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 第三方产品免责声明
    4. 8.4 接收文档更新通知
    5. 8.5 支持资源
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • NWE|196
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.4.6 校准模式和修整

ADC12DJ3200QML-SP 有两种校准模式：前台校准和后台校准。启动前台校准时，ADC 会自动离线以进行校准，在校准进行中时输出数据变为中间码（二进制补码中的 0x000）。后台校准使 ADC 能够继续正常运行，同时通过交换不同的 ADC 内核来代替 ADC 内核，在后台校准 ADC 内核。前台和后台校准模式下都提供了额外的失调电压校准功能。此外，可以修整许多 ADC 参数以优化用户系统中的性能。

ADC12DJ3200QML-SP 由总共六个子 ADC 组成，每个子 ADC 称为一个组，其中两个组构成一个 ADC 内核。组以异相采样方式进行采样，这样每个 ADC 内核均为双向交错。六个组构成三个 ADC 内核，称为 ADC A、ADC B 和 ADC C。在前台校准模式下，ADC A 可以双通道模式采样 INA±，ADC B 可以双通道模式采样 INB±，并且 ADC A 和 ADC B 均以单通道模式采样 INA±（或 INB±）。在后台校准模式下，第三个 ADC 内核 ADC C 会定期交换 ADC A 和 ADC B，以便可以在不中断运行的情况下对其进行校准。图 6-23示出了校准系统图，其中对组成每个 ADC 内核的组进行了标记。执行校准时，每组的线性度，增益和失调电压根据内部生成的校准信号进行校准。在校准期间，前台和后台都可以驱动模拟输入，除非使用偏移校准（OS_CAL 或 BGOS_CAL）时，直流附近必须没有信号（或混叠信号），以便正确估算偏移（请参阅偏移校准 部分）。

ADC12DJ3200QML-SP ADC12DJ3200QML-SP 校准系统方框图图 6-23 ADC12DJ3200QML-SP 校准系统方框图

除了校准之外，许多 ADC 参数是用户可控制的，为了达到最佳性能可进行修整。这些参数包括输入失调电压、ADC 增益、交错定时和输入端接电阻。默认修整值在出厂时被编程为每个器件的唯一值，这些器件在测试系统工作条件下被确定为最佳值。用户可以从修整寄存器中读取出厂编程值，并根据需要进行调整。根据正在被采样的输入（INA± 或 INB±）、正在被修整的组或正在被修整的 ADC 内核，对控制修整的寄存器字段进行标记。不要求用户随着运行条件的变化而更改修整值，但这样可以达到最佳性能。由于工艺差异，任何定制修整都必须基于每个器件的情况，这意味着所有器件都没有全局最佳设置。有关可用的修整参数和相关寄存器信息，请参阅 修整 部分。