WEBENCH® 时钟架构

几分钟内获取完整、优化的时钟树解决方案

WEBENCH 时钟架构真正提供针对您的系统要求而优化的快速简便的时钟树解决方案。{3}输出时钟相位噪声仿真与实际器件性能匹配。基于庞大的时钟发生器、抖动清除器和缓冲器数据库,时钟架构在几分钟内即可提供系统级时钟树选择、仿真和器件配置。

特性:

  • 使用一个或多个器件推荐系统时钟树解决方案
  • 允许用户定制 PLL 环路滤波器设计
  • 模拟输出时钟的端到端相位噪声
  • 将来自解决方案中上游器件的噪声级联到下游器件

TI 时钟设计工具套件

WEBENCH 时钟架构
WEBENCH EasyPLL
时钟设计工具
 
已发布
逐步淘汰
逐步淘汰
Multiple Device Solutions Yes No No
Shows Part Area Yes No No
Shows Cost Yes Yes No
Supports All Products (LMX, LMK, CDC) Yes No No
Approximate Current Calculation Yes No No
Calculates Phase Noise and Integrated Phase Noise Quantities
(Jitter, EVM, etc.)
Yes Yes Yes
Fractional Simulations
(Delta Sigma Modulator Noise, Fractional Spurs)
Coming Yes Yes
Calculates Lock Time Coming Yes No
Calculates Digital VCO calibration Time Coming Yes No
Bode Plot Yes Yes Yes
Passive Loop Filter Design Yes Yes Yes
Active Loop Filter Design Yes Yes No
Interface with EVM Software Coming None None

如果您更喜欢进行时钟编程而不是仿真,请下载 TI 的 CodeLoader 软件  

要了解如何使用时钟架构的全新功能来打造您的下一个时钟树设计,请参阅时钟架构说明