ZHCSEX0A March   2016  – March 2016 TAS5733L

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Characteristics
    5. 6.5  Electrical Characteristics
    6. 6.6  Speaker Amplifier Characteristics
    7. 6.7  Protection Characteristics
    8. 6.8  Master Clock Characteristics
    9. 6.9  I²C Interface Timing Requirements
    10. 6.10 Serial Audio Port Timing Requirements
    11. 6.11 Typical Characteristics - Stereo BTL Mode
    12. 6.12 Typical Characteristics - Mono PBTL Mode
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Audio Signal Processing Overview
    4. 7.4 Feature Description
      1. 7.4.1 Clock, Autodetection, and PLL
      2. 7.4.2 PWM Section
      3. 7.4.3 PWM Level Meter
      4. 7.4.4 Automatic Gain Limiter (AGL)
      5. 7.4.5 Fault Indication
      6. 7.4.6 SSTIMER Pin Functionality
      7. 7.4.7 Device Protection System
        1. 7.4.7.1 Overcurrent (OC) Protection With Current Limiting
        2. 7.4.7.2 Overtemperature Protection
        3. 7.4.7.3 Undervoltage Protection (UVP) and Power-On Reset (POR)
    5. 7.5 Device Functional Modes
      1. 7.5.1 Serial Audio Port Operating Modes
      2. 7.5.2 Communication Port Operating Modes
      3. 7.5.3 Speaker Amplifier Modes
        1. 7.5.3.1 Stereo Mode
        2. 7.5.3.2 Mono Mode
    6. 7.6 Programming
      1. 7.6.1 I²C Serial Control Interface
        1. 7.6.1.1 General I²C Operation
        2. 7.6.1.2 I²C Slave Address
        3. 7.6.1.3 Single- and Multiple-Byte Transfers
        4. 7.6.1.4 Single-Byte Write
        5. 7.6.1.5 Multiple-Byte Write
        6. 7.6.1.6 Single-Byte Read
        7. 7.6.1.7 Multiple-Byte Read
      2. 7.6.2 Serial Interface Control and Timing
        1. 7.6.2.1 Serial Data Interface
        2. 7.6.2.2 I²S Timing
        3. 7.6.2.3 Left-Justified
        4. 7.6.2.4 Right-Justified
      3. 7.6.3 26-Bit 3.23 Number Format
    7. 7.7 Register Maps
      1. 7.7.1 Register Summary
      2. 7.7.2 Detailed Register Descriptions
        1. 7.7.2.1  Clock Control Register (0x00)
        2. 7.7.2.2  Device ID Register (0x01)
        3. 7.7.2.3  Error Status Register (0x02)
        4. 7.7.2.4  System Control Register 1 (0x03)
        5. 7.7.2.5  Serial Data Interface Register (0x04)
        6. 7.7.2.6  System Control Register 2 (0x05)
        7. 7.7.2.7  Soft Mute Register (0x06)
        8. 7.7.2.8  Volume Registers (0x07, 0x08, 0x09)
        9. 7.7.2.9  Volume Configuration Register (0x0E)
        10. 7.7.2.10 Modulation Limit Register (0x10)
        11. 7.7.2.11 Interchannel Delay Registers (0x11, 0x12, 0x13, and 0x14)
        12. 7.7.2.12 PWM Shutdown Group Register (0x19)
        13. 7.7.2.13 Start/Stop Period Register (0x1A)
        14. 7.7.2.14 Oscillator Trim Register (0x1B)
        15. 7.7.2.15 BKND_ERR Register (0x1C)
        16. 7.7.2.16 Input Multiplexer Register (0x20)
        17. 7.7.2.17 PWM Output MUX Register (0x25)
        18. 7.7.2.18 AGL Control Register (0x46)
        19. 7.7.2.19 PWM Switching Rate Control Register (0x4F)
        20. 7.7.2.20 Bank Switch and EQ Control (0x50)
  8. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 External Component Selection Criteria
        1. 8.1.1.1 Component Selection Impact on Board Layout, Component Placement, and Trace Routing
        2. 8.1.1.2 Amplifier Output Filtering
    2. 8.2 Typical Applications
      1. 8.2.1 Stereo Bridge Tied Load Application
        1. 8.2.1.1 Design Requirements
        2. 8.2.1.2 Detailed Design Procedure
          1. 8.2.1.2.1 Component Selection and Hardware Connections
          2. 8.2.1.2.2 Control and Software Integration
          3. 8.2.1.2.3 I²C Pullup Resistors
          4. 8.2.1.2.4 Digital I/O Connectivity
          5. 8.2.1.2.5 Recommended Startup and Shutdown Procedures
            1. 8.2.1.2.5.1 Start-Up Sequence
            2. 8.2.1.2.5.2 Normal Operation
            3. 8.2.1.2.5.3 Shutdown Sequence
            4. 8.2.1.2.5.4 Power-Down Sequence
        3. 8.2.1.3 Application Performance Plots
      2. 8.2.2 Mono Parallel Bridge Tied Load Application
        1. 8.2.2.1 Design Requirements
        2. 8.2.2.2 Detailed Design Procedure
        3. 8.2.2.3 Application Performance Plots
  9. 9 Power Supply Recommendations
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 Decoupling Capacitors
      2. 10.1.2 Thermal Performance and Grounding
    2. 10.2 Layout Example
  11. 11器件和文档支持
    1. 11.1 商标
    2. 11.2 静电放电警告
    3. 11.3 Glossary
  12. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 音频输入/输出
    • 单立体声串行音频输入
    • 支持 44.1kHz 和 48kHz 采样速率 (LJ/RJ/I²S)
    • 支持三线制 I²S 模式（无需 MCLK）
    • 自动音频端口速率检测
    • 支持桥接负载 (BTL) 和并行桥接负载 (PBTL) 配置
    • POUT = 10 W（总谐波失真 + 噪声 (THD+N) 为 10% 时）
      • PVDD = 12V、8Ω、1kHz
  • 音频/脉宽调制 (PWM) 处理
    • 独立通道音量控制，增益为静音到 24dB 增益（步长为 0.125dB）
    • 可编程 3 波段自动增益限制 (AGL)
    • 20 个可编程的 Biquad，适用于扬声器均衡 (EQ) 及其他音频处理 特性
  • 总体说明 特性
    • 104-dB 信噪比 (SNR)，A 加权，以满量程 (0dB) 为基准
    • 具有两个地址的 I²C 串行控制接口
    • 热保护、短路保护和欠压保护
    • 效率高达 90%
    • AD、BD 和三重调制
    • 脉宽调制 (PWM) 电平计量

2 应用

  • LCD TV、LED TV
  • 低成本音频设备

3 说明

TAS5733L 器件是一款高效数字输入音频放大器，用于驱动采用桥接负载 (BTL) 配置的立体声扬声器。对于并行桥接负载 (PBTL)，该器件可将并行输出驱动为单个低阻抗负载，从而产生更高功率。一个串行数据输入可处理最多两个离散音频通道并能与大多数数字音频处理器和 MPEG 解码器无缝整合。此器件可接受宽范围的输入数据和数据传输速率。一个完全可编程数据路径将这些通道路由至内部扬声器驱动器。

TAS5733L 器件仅用作从器件，以接收外部提供的所有时钟。TAS5733L 器件采用开关频率介于 288kHz 和 384kHz 之间的 PWM 载波，具体取决于输入采样率。与四阶噪声整形器结合的过采样可提供一个白噪音基准以及 20Hz 至 20kHz 的出色动态范围。

器件信息(1)

器件型号 封装 封装尺寸（标称值）
TAS5733L HTSSOP (48) 12.50mm x 6.10mm
  1. 要了解所有可用封装，请参见数据表末尾的可订购产品附录。

功率与 PVDD 间的关系

TAS5733L power_vs_pvdd_slase77.gif

简化框图

TAS5733L fbd_tas5751m_slasec1.gif