ZHCSCD5B April   2014  – January 2017 DS125DF1610

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 Handling Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Additional Thermal Information
    6. 6.6 Electrical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1  Device Data Path Operation
      2. 7.3.2  AC-Coupled Receiver with Signal Detect
      3. 7.3.3  CTLE
      4. 7.3.4  Cross Point Switch
      5. 7.3.5  DFE with VGA
      6. 7.3.6  Clock and Data Recovery
      7. 7.3.7  Reference Clock
      8. 7.3.8  Differential Driver with FIR Filter
      9. 7.3.9  Setting the Output VOD
      10. 7.3.10 Output Driver Polarity Inversion
      11. 7.3.11 Driver Output Rise/Fall Time
      12. 7.3.12 Debug Features
        1. 7.3.12.1 Pattern Generator
        2. 7.3.12.2 Pattern Checker
        3. 7.3.12.3 Eye Opening Monitor
      13. 7.3.13 Interrupt Signals
      14. 7.3.14 Other Features
        1. 7.3.14.1 Lock Sequencer
        2. 7.3.14.2 RESET_IO Pin
    4. 7.4 Device Functional Modes
      1. 7.4.1 SMBus Master Mode
      2. 7.4.2 SMBus Slave Mode
        1. 7.4.2.1 SDA and SDC
        2. 7.4.2.2 SMBus Address Configuration
      3. 7.4.3 Device Configuration in SMBus Slave Mode
    5. 7.5 Programming
      1. 7.5.1 Bit Fields in the Register Set
      2. 7.5.2 Writing to and Reading from the Global/Shared/Channel Registers
  8. 8 Application and Implementation
    1. 8.1 Application Information
    2. 8.2 Typical Applications
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
      3. 8.2.3 Typical Application Performance Plots
    3. 8.3 Initialization Setup
      1. 8.3.1 Data Rate Selection (Rate/Sub-Rate Table)
      2. 8.3.2 Data Rate Selection (Manual Programming)
  9. 9 Power Supply Recommendations
    1. 9.1 Power Supply Filtering
  10. 10Layout
    1. 10.1 Layout Guidelines
    2. 10.2 Layout Example
  11. 11器件和文档支持
    1. 11.1 器件支持
    2. 11.2 文档支持
      1. 11.2.1 相关文档
    3. 11.3 接收文档更新通知
    4. 11.4 社区资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 Glossary
  12. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 引脚兼容系列
    • DS150DF1610：12.5 到 15G
    • DS125DF1610：9.8 到 12.5G
    • DS110DF1610：8.5 到 11.3G
  • 4x4 模拟交叉点开关（每个四通道）
  • 完全自适应性连续时间线性均衡器 (CTLE)
  • 自调谐判决反馈均衡器 (DFE)，可选配连续调节装置
  • 可配置的可变增益放大器 (VGA)
  • 可调发送 VOD
  • 可调 3 抽头发送有限脉冲响应 (FIR) 滤波器
  • 接收输入上的片上交流耦合
  • 锁定传统支持的二分频/四分频/八分频数据速率
  • 片上眼图监视器 (EOM)，伪随机二进制序列 (PRBS) 校验器，图案信号发生器
  • 支持 JTAG 边界扫描
  • 可编程的输出极性反转
  • 输入信号检测，CDR 锁定检测
  • 单路 2.5V ±5% 电源
  • 基于 SMBus 的寄存器配置
  • 可选 EEPROM 配置
  • 15mm × 15mm 196 引脚 FCBGA 封装
  • 工作温度范围：–40°C 至 +85°C

2 应用

  • SFF-8431
  • CPRI
  • 10G/40G 以太网
  • 背板

3 说明

DS125DF1610 是一款具有集成信号调节功能的十六通道多速率 重定时器。该器件包含完全自适应性连续时间线性均衡器 (CTLE)、判决反馈均衡器 (DFE)、时钟和数据恢复 (CDR) 锁定检测以及发送 FIR 滤波器，可延长在有损且存在串扰的高速串行链路中的发送距离并提高稳定性，从而实现比特误差率 (BER) < 1×10-15。

DS125DF1610 每个通道的串行数据速率均可独立锁定在 9.8 到 12.5Gbps 范围内，并且可进行 2 分频、4 分频和 8 分频。与输入数据流同步或异步的简单外部振荡器 (±100ppm) 可用作基准时钟。集成的 4x4 交叉点开关可在 DS125DF1610 的每个四通道内实现无阻塞路由或广播。

可编程的发送 FIR 滤波器可控制前体、主抽头和后体，从而实现发送均衡。利用完全自适应接收均衡（CTLE 和 DFE），可以延长在因使用多个连接器而受损的铜缆和背板上的发送距离。

配备的非破坏性任务模式眼图监视器可从内部对接收器进行链路监视。内置的 PRBS 发生器和校验器对内部诊断功能进行了 补充， 以完成独立 BERT 测量。内置 JTAG 支持制造测试。

器件信息 (1)

部件号 封装 封装尺寸标称值
DS125DF1610 FCBGA (196) 15.00mm x 15.00mm
  1. 要了解所有可用封装，请参阅数据表末尾的可订购产品附录。

简化电路原理图

DS125DF1610 SimplifiedSchematic.gif