ZHCSCY0 October   2014 TMS570LS0232

PRODUCT PREVIEW Information. Product in design phase of development. Subject to change or discontinuance without notice.  

  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能方框图
  2. 2修订历史记录
  3. 3器件封装和引脚功能
    1. 3.1 PZ QFP 封装引脚分配（100 引脚）
    2. 3.2 引脚配置和功能
      1. 3.2.1  高端定时器 (N2HET)
      2. 3.2.2  增强型正交编码器脉冲模块 (eQEP)
      3. 3.2.3  通用输入/输出 (GIO)
      4. 3.2.4  控制器局域网络接口模块 (DCAN1，DCAN2)
      5. 3.2.5  多缓冲串行外设接口 (MibSPI1)
      6. 3.2.6  标准串行外设接口 (SPI2)
      7. 3.2.7  本地互连网络控制器 (LIN)
      8. 3.2.8  多缓冲模数转换器 (MibADC)
      9. 3.2.9  系统模块
      10. 3.2.10 错误信令模块 (ESM)
      11. 3.2.11 主振荡器
      12. 3.2.12 测试/调试接口
      13. 3.2.13 闪存
      14. 3.2.14 内核电源
      15. 3.2.15 I/O 电源
      16. 3.2.16 内核和 I/O 电源接地基准
    3. 3.3 输出复用和控制
      1. 3.3.1 输出多路复用的注意事项
      2. 3.3.2 多路复用控制寄存器的通用规则
    4. 3.4 特定复用选项
      1. 3.4.1 eQEP 输入过滤
        1. 3.4.1.1 eQEPA 输入
        2. 3.4.1.2 eQEPB 输入
        3. 3.4.1.3 eQEPI 输入
        4. 3.4.1.4 eQEPS 输入
      2. 3.4.2 N2HET PIN_nDISABLE 输入端口
  4. 4规范
    1. 4.1  自然通风运行温度范围内的最大绝对值，
    2. 4.2  处理额定值
    3. 4.3  上电小时数 (POH)
    4. 4.4  建议的运行条件
    5. 4.5  建议时钟域运行条件下的开关特性
    6. 4.6  要求等待状态
    7. 4.7  推荐运行条件内的功耗
    8. 4.8  PZ 的热阻特性
    9. 4.9  推荐运行条件下的输入/输出电气特性
    10. 4.10 输出缓冲器驱动强度
    11. 4.11 输入时序
    12. 4.12 输出时序
  5. 5系统信息和电气技术规范
    1. 5.1  电压监视器特性
      1. 5.1.1 重要考虑
      2. 5.1.2 电压监视器运行
      3. 5.1.3 电源过滤
    2. 5.2  电源排序和加电复位
      1. 5.2.1 加电顺序
      2. 5.2.2 断电序列
      3. 5.2.3 加电复位：nPORRST
        1. 5.2.3.1 nPORRST 电气和时序要求
    3. 5.3  热复位 (nRST)
      1. 5.3.1 热复位的原因
      2. 5.3.2 nRST 时序要求
    4. 5.4  ARM Cortex-R4 CPU 信息
      1. 5.4.1 ARM Cortex-R4 CPU 的特性概要
      2. 5.4.2 由软件启用的 ARM Cortex-R4 CPU 的功能
      3. 5.4.3 双内核执行
      4. 5.4.4 GCLK 之后的双重 CPU 时钟树
      5. 5.4.5 ARM Cortex-R4 CPU 用于安全目的的比较模块 (CCM)
      6. 5.4.6 CPU 自检
        1. 5.4.6.1 针对 CPU 自检的应用序列
        2. 5.4.6.2 CPU 自检时钟配置
        3. 5.4.6.3 CPU 自检范围
    5. 5.5  时钟
      1. 5.5.1 时钟源
        1. 5.5.1.1 主振荡器
          1. 5.5.1.1.1 针对主振荡器的时序要求
        2. 5.5.1.2 低功耗振荡器
          1. 5.5.1.2.1 特性
          2. 5.5.1.2.2 LPO 电气和时序技术规格
        3. 5.5.1.3 锁相环 (PLL) 时钟模块
          1. 5.5.1.3.1 方框图
          2. 5.5.1.3.2 PLL 时序技术规格
      2. 5.5.2 时钟域
        1. 5.5.2.1 时钟域说明
        2. 5.5.2.2 将时钟域映射到器件模块
      3. 5.5.3 时钟测试模式
    6. 5.6  时钟监视
      1. 5.6.1 时钟监视时序
      2. 5.6.2 外部时钟 (ECLK) 输出功能
      3. 5.6.3 双时钟比较器
        1. 5.6.3.1 特性
        2. 5.6.3.2 DCC 时钟源中断的映射
    7. 5.7  去毛刺脉冲滤波器
    8. 5.8  器件存储器映射
      1. 5.8.1 存储器映射图
      2. 5.8.2 存储器映射表
      3. 5.8.3 主器件/从器件访问权限
    9. 5.9  闪存存储器
      1. 5.9.1 闪存存储器配置
      2. 5.9.2 闪存模块的主要特性
      3. 5.9.3 针对闪存访问的 ECC 保护
      4. 5.9.4 闪存访问速度
    10. 5.10 程序闪存的闪存编程和擦除时序
    11. 5.11 闪存编程和擦除时序数据闪存
    12. 5.12 紧耦合 RAM 接口模块
      1. 5.12.1 特性
      2. 5.12.2 TCRAMW ECC 支持
    13. 5.13 用于外设 RAM 访问的奇偶校验保护
    14. 5.14 片载 SRAM 初始化和测试
      1. 5.14.1 使用 PBIST 的片载 SRAM 自检
        1. 5.14.1.1 特性
        2. 5.14.1.2 PBIST RAM 组
      2. 5.14.2 片载 SRAM 自动初始化
    15. 5.15 矢量中断管理器
      1. 5.15.1 VIM 特性
      2. 5.15.2 中断请求分配
    16. 5.16 实时中断模块
      1. 5.16.1 特性
      2. 5.16.2 方框图
      3. 5.16.3 时钟源选项
    17. 5.17 错误信令模块
      1. 5.17.1 特性
      2. 5.17.2 ESM 通道分配
    18. 5.18 复位/异常中断/错误状态
    19. 5.19 数字窗口式看门狗
    20. 5.20 调试子系统
      1. 5.20.1 方框图
      2. 5.20.2 调试组件内存映射
      3. 5.20.3 JTAG 识别代码
      4. 5.20.4 调试 ROM
      5. 5.20.5 JTAG 扫描接口时序
      6. 5.20.6 高级 JTAG 安全模块
      7. 5.20.7 边界扫描链
  6. 6外设信息和电气技术规范
    1. 6.1 外设图例
    2. 6.2 多缓冲12位模数转换器
      1. 6.2.1 特性
      2. 6.2.2 事件触发选项
        1. 6.2.2.1 MIBADC 事件触发接线
      3. 6.2.3 ADC 电气和时序技术规格
      4. 6.2.4 性能（精度）技术规格
        1. 6.2.4.1 MibADC 非线性误差
        2. 6.2.4.2 MibADC 总误差
    3. 6.3 通用输入/输出
      1. 6.3.1 特性
    4. 6.4 增强型高端定时器 (N2HET)
      1. 6.4.1 特性
      2. 6.4.2 N2HET RAM 组织结构
      3. 6.4.3 输入时序技术规格
      4. 6.4.4 N2HET 校验
        1. 6.4.4.1 使用双时钟比较器 (DCC) 的输出监视
      5. 6.4.5 禁用 N2HET 输出
      6. 6.4.6 高端定时器发送单元 (N2HET)
        1. 6.4.6.1 特性
        2. 6.4.6.2 触发连接
    5. 6.5 控制器局域网络 (DCAN)
      1. 6.5.1 特性
      2. 6.5.2 电气和时序技术规格
    6. 6.6 本地互连网络接口 (LIN)
      1. 6.6.1 LIN 特性
    7. 6.7 多缓冲/标准串行外设接口
      1. 6.7.1 特性
      2. 6.7.2 MibSPI 发送和接收 RAM 组织结构
      3. 6.7.3 MibSPI 发送触发事件
        1. 6.7.3.1 MIBSPI1 事件触发接线
      4. 6.7.4 MibSPI/SPI 主控模式 I/O 时序规范
      5. 6.7.5 SPI 受控模式 I/O 时序
    8. 6.8 增强型正交编码器 (eQEP)
      1. 6.8.1 针对 eQEPx 模块的时钟使能控制
      2. 6.8.2 使用 eQEP 相位误差
      3. 6.8.3 到 eQEPx 模块的输入连接
      4. 6.8.4 增强型正交编码器脉冲 (eQEPx) 时序
  7. 7器件和文档支持
    1. 7.1 器件支持
      1. 7.1.1 开发支持
        1. 7.1.1.1 开始使用
      2. 7.1.2 器件命名规则
    2. 7.2 文档支持
      1. 7.2.1 德州仪器 (TI) 相关文档
    3. 7.3 社区资源
    4. 7.4 商标
    5. 7.5 静电放电警告
    6. 7.6 术语表
    7. 7.7 器件识别码寄存器
    8. 7.8 芯片识别寄存器
    9. 7.9 模块认证
      1. 7.9.1 DCAN 认证
      2. 7.9.2 LIN 认证
        1. 7.9.2.1 LIN 主控模式
        2. 7.9.2.2 LIN 受控模式 - 固定波特率
        3. 7.9.2.3 LIN 受控模式 - 自适应波特率
  8. 8机械、封装和可订购产品附录
    1. 8.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 器件概述

1.1 特性

  • 针对安全关键应用的高性能微控制器
    • 运行在锁步中的双中央处理单元 (CPU)
    • 闪存和 RAM 接口上的 ECC
    • 针对 CPU 和片上 RAM 的内置自检
    • 带有错误引脚的错误信令模块
    • 电压和时钟监视
  • ARM®Cortex®-R4 32 位 RISC CPU
    • 带有 8 级管线的高效 1.66 DMIPS/MHz
    • 8 区域内存保护单元
    • 带有第三方支持的开放式架构
  • 运行条件
    • 80MHz 系统时钟
    • 内核电源电压 (VCC)：标称 1.2V
    • I/O 电源电压 (VCCIO)：标称 3.3V
    • ADC 电源电压 (VCCAD)：标称 3.3V
  • 集成存储器
    • 128KB 且支持 ECC 的程序闪存
    • 支持 ECC 的 32KB RAM
    • 支持 ECC、用于仿真 EERPOM 的 16KB 闪存
  • Hercules™ 通用平台架构
    • 系列间一致的存储器映射
    • 实时中断 (RTI) 定时器（操作系统 (OS) 定时器）
    • 96 通道矢量中断模块 (VIM)
    • 2 通道循环冗余校验器 (CRC)
  • 带有内置跳周检测器的调频锁相环 (FMPLL)
  • IEEE 1149.1 JTAG，边界扫描和 ARM CoreSight™ 组件
  • 高级 JTAG 安全模块 (AJSM)
  • 多通信接口
    • 两个控制器局域网 (CAN) 控制器 (DCAN)
      • DCAN1 - 32 个具有奇偶校验保护的邮箱
      • DCAN2 - 16 个具有奇偶校验保护的邮箱
      • 与 CAN 协议 2.0B 版兼容
    • 多通道缓冲串行外设接口 (MibSPI) 模块
      • 128 个具有奇偶校验保护的字
    • 两个标准串行外设接口 (SPI) 模块
    • 支持本地互连网络 (LIN 2.1) 接口的 UART (SCI) 接口
  • 高端定时器 (N2HET) 模块
    • 多达 19 个可编程引脚
    • 带有奇偶校验保护的 128 字指令 RAM
    • 专用高端定时器传输单元 (HTU)
  • 增强型正交编码器脉冲 (eQEP) 模块
    • 电机位置编码器接口
  • 12 位多通道缓冲模数转换器 (ADC) 模块
    • 16 个通道
    • 64 个具有奇偶校验保护的结果缓冲器
  • 多达 45 个通用 I/O (GPIO) 功能引脚
    • 8 个专用 GPIO 引脚，最多带有 8 个外部中断
  • 封装
    • 100 引脚四方扁平封装 (PZ) [绿色环保]

1.2 应用

  • 刹车系统（防抱死系统 (ABS) 和电子稳定控制系统 (ESC)）
  • 电子助力转向 (EPS)
  • 电动泵控制
  • 电池管理系统
  • 主动驾驶员辅助系统
  • 航天和航空电子设备
  • 轨道交通
  • 越野车

1.3 说明

TMS570LS0232 器件是用于安全系统的高性能汽车级微控制器系列。 该安全架构包括锁步中的双 CPU，CPU 和内存内置自检 (BIST) 逻辑，闪存和数据 SRAM 上的 ECC，外设存储器上的奇偶校验以及外设 IO 上的回路功能。

TMS570LS0232 器件集成了 ARM Cortex-R4 CPU，该 CPU 提供高效 1.66 DMIPS/MHz，运行频率高达 80MHz，可提供高达 132 DMIPS。 此器件支持大端序 (BE32) 格式。

TMS570LS0232 器件具有 128KB 集成闪存以及 32KB 数据 RAM，具有单位纠错和双位错误检测功能。 该器件上的闪存存储器是实现了 64 位宽数据总线接口的可电擦除且可编程的非易失性存储器。 对于所有读取、编程和擦除操作，该闪存都工作在 3.3V 电源输入（与 I/O 电源相同的电平）。 当处于管线模式时，闪存可在 80MHz的系统时钟频率下工作。 SRAM 在整个支持的频率范围内支持字节、半子和字模式的单周期读取/写入访问。

TMS570LS0232 器件具有针对实时控制类应用的外设，包括带有总共 最多 19 个I/O 引脚的新一代高端定时器 (N2HET) 时序协处理器和支持 16 个输入的 12 位模数转换器 (ADC)，采用 100 引脚封装。

N2HET1 是一款高级智能定时器，此定时器能够为实时应用提供精密的计时功能。 该定时器为软件控制型，采用一个精简指令集，并具有一个专用的定时器微级机和一个连接的 I/O 端口。 N2HET 可用于脉宽调制输出、捕捉或比较输入，或 GPIO。 N2HET 特别适合于要求多个传感器信息并且用复杂和准确时间脉冲来驱动致动器的应用。 一个高端定时器传输单元 (HTU) 能够执行 DMA 类型处理来与主存储器之间传输 N2HET 数据。 一个内存保护单元 (MPU) 被内置于 HTU 内。

增强型正交编码器脉冲 (eQEP) 模块用于直接连接一个线性或旋转递增编码器，进而从一个高性能运动和位置控制系统中正在旋转的机械中获得位置、方向、和速度信息。

该器件具有一个 12 位分辨率 MibADC，共有 16 个通道以及带奇偶校验保护的 64 字缓冲 RAM。 MibADC 通道可被独立转换或者可针对顺序转换序列由软件分组。 有三个独立的组。 每个组可在被触发时转换一次，或者通过配置以执行连续转换模式。

该器件有多个通信接口：一个 MibSPI，两个 SPI，一个 UART/LIN 和两个 DCAN。 SPI 为相似的移位寄存器类型器件之间的高速通信提供了一种便捷的串行交互方法。 UART/LIN 支持本地互联标准 2.1 并可被用作一个使用标准不归零码 (NRZ) 格式的全双工模式 UART。 DCAN 支持 CAN 2.0B 协议标准并使用串行多主机通信协议，此协议有效支持对最高速率为 1Mbps 的稳健通信实现分布式实时控制。 DCAN 非常适合嘈杂和恶劣环境中的应用（例如：汽车和工业领域），此类应用需要可靠的串行通信或多路复用布线。

该调频锁相环 (FMPLL) 时钟模块被用来将外部频率基准与一个内部使用的更高频率相乘。 FMPLL 为全局时钟模块 (GCM) 提供 5 个可能时钟源输入中的一个。 GCM管理可用时钟源与器件时钟域间的映射。

该器件还具有一个外部时钟预分频器 (ECP) 模块。 当 ECP 启用时，它在 ECLK 引脚上输出连续的外部时钟。 ECLK 频率与外设接口时钟 (VCLK) 频率的比例是用户可编程的。 该低频输出可进行外部监视，作为器件运行频率的指示器。

信令模块 (ESM) 监控所有器件错误并在检测到故障时确定是触发一个中断还是触发一个外部错误引脚。 可从外部监视 nERROR 引脚，作为微控制器内故障条件的指示器。

I/O 多路复用和控制模块 (IOMM) 允许配置输入/输出引脚以支持替代功能。 有关本器件上支持多个功能的引脚列表，请参见Table 3-17。

凭借集成的安全特性以及各类通信和控制外设，TMS570LS0232 器件已成为对安全要求严格的实时控制应用的理想解决方案。

器件信息(1)

器件编号 封装 封装尺寸
TMS570LS0232PZ LQFP (100) 14.00mm x 14.00mm
(1) 更多信息请参见 Section 8，机械封装和可订购产品信息。

1.4 功能方框图

Figure 1-1 显示器件的功能方框图。

fbd_f7_f8_spns240.gifFigure 1-1 功能方框图