ZHCSF03 March   2016 CDCM6208V2G

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 简化电路原理图
  5. 5 修订历史记录
  6. 6 说明 （续）
  7. 7 Pin Configuration and Functions
  8. 8 Specifications
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD Ratings
    3. 8.3  Recommended Operating Conditions
    4. 8.4  Thermal Information, Airflow = 0 LFM
    5. 8.5  Thermal Information, Airflow = 150 LFM
    6. 8.6  Thermal Information, Airflow = 250 LFM
    7. 8.7  Thermal Information, Airflow = 500 LFM
    8. 8.8  Single Ended Input Characteristics
    9. 8.9  Single Ended Input Characteristics (PRI_REF, SEC_REF)
    10. 8.10 Differential Input Characteristics (PRI_REF, SEC_REF)
    11. 8.11 Crystal Input Characteristics (SEC_REF)
    12. 8.12 Single Ended Output Characteristics (STATUS1, STATUS0, SDO, SDA)
    13. 8.13 PLL Characteristics
    14. 8.14 LVCMOS Output Characteristics
    15. 8.15 LVPECL (High-Swing CML) Output Characteristics
    16. 8.16 CML Output Characteristics
    17. 8.17 LVDS (Low-Power CML) Output Characteristics
    18. 8.18 HCSL Output Characteristics
    19. 8.19 Output Skew and Sync to Output Propagation Delay Characteristics
    20. 8.20 Device Individual Block Current Consumption
    21. 8.21 Worst Case Current Consumption
    22. 8.22 I2C TIMING
    23. 8.23 SPI Timing Requirements
    24. 8.24 Typical Characteristics
      1. 8.24.1 Fractional Output Divider Jitter Performance
      2. 8.24.2 Power Supply Ripple Rejection (PSRR) versus Ripple Frequency
  9. 9 Parameter Measurement Information
    1. 9.1 Characterization Test Setup
  10. 10Detailed Description
    1. 10.1 Overview
    2. 10.2 Functional Block Diagram
    3. 10.3 Feature Description
    4. 10.4 Device Functional Modes
      1. 10.4.1 Control Pins Definition
      2. 10.4.2 Loop Filter Recommendations for Pin Modes
      3. 10.4.3 Status Pins Definition
      4. 10.4.4 PLL Lock Detect
      5. 10.4.5 Interface and Control
        1. 10.4.5.1 Register File Reference Convention
        2. 10.4.5.2 SPI - Serial Peripheral Interface
          1. 10.4.5.2.1 Configuring the PLL
    5. 10.5 Programming
      1. 10.5.1 Writing to the CDCM6208V2G
      2. 10.5.2 Reading from the CDCM6208V2G
      3. 10.5.3 Block Write/Read Operation
      4. 10.5.4 I2C Serial Interface
    6. 10.6 Register Maps
  11. 11Application and Implementation
    1. 11.1 Application Information
    2. 11.2 Typical Applications
      1. 11.2.1 Design Requirements
        1. 11.2.1.1  Device Block-level Description
        2. 11.2.1.2  Device Configuration Control
        3. 11.2.1.3  Configuring the RESETN Pin
        4. 11.2.1.4  Preventing False Output Frequencies in SPI/I2C Mode at Startup:
        5. 11.2.1.5  Power Down
        6. 11.2.1.6  Device Power Up Timing:
        7. 11.2.1.7  Input Mux and Smart Input Mux
        8. 11.2.1.8  Universal INPUT Buffer (PRI_REF, SEC_REF)
        9. 11.2.1.9  VCO Calibration
        10. 11.2.1.10 Reference Divider (R)
        11. 11.2.1.11 Input Divider (M)
        12. 11.2.1.12 Feedback Divider (N)
        13. 11.2.1.13 Prescaler Dividers (PS_A, PS_B)
        14. 11.2.1.14 Phase Frequency Detector (PFD)
        15. 11.2.1.15 Charge Pump (CP)
        16. 11.2.1.16 Programmable Loop Filter
          1. 11.2.1.16.1 Loop Filter Component Selection
          2. 11.2.1.16.2 Device Output Signaling
          3. 11.2.1.16.3 Integer Output Divider (IO)
          4. 11.2.1.16.4 Fractional Output Divider (FOD)
          5. 11.2.1.16.5 Output Synchronization
          6. 11.2.1.16.6 Output MUX on Y4 and Y5
          7. 11.2.1.16.7 Staggered CLK Output Powerup for Power Sequencing of a DSP
      2. 11.2.2 Detailed Design Procedure
        1. 11.2.2.1 Jitter Considerations in SERDES Systems
        2. 11.2.2.2 Jitter Considerations in ADC and DAC Systems
      3. 11.2.3 Application Performance Plots
        1. 11.2.3.1 Typical Device Jitter
  12. 12Power Supply Recommendations
    1. 12.1 Power Rail Sequencing, Power Supply Ramp Rate, and Mixing Supply Domains
      1. 12.1.1 Fast Power-up Supply Ramp
      2. 12.1.2 Delaying VDD_Yx_Yy to Protect DSP IOs
  13. 13Layout
    1. 13.1 Layout Guidelines
    2. 13.2 Layout Example
      1. 13.2.1 Reference Schematic
  14. 14器件和文档支持
    1. 14.1 文档支持
      1. 14.1.1 相关文档　
    2. 14.2 社区资源
    3. 14.3 商标
    4. 14.4 静电放电警告
    5. 14.5 Glossary
  15. 15机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 低功耗出色性能：
    • 低噪声合成器（265 fs-ms 典型抖动）或者低噪声抖动清除器（1.6 ps-ms 典型抖动）
    • 0.5W 典型功耗
    • 高度通道到通道隔离和出色电源抑制比 (PSRR)
    • 通过灵活的 1.8V，2.5V 和 3.3V 电源，可定制器件性能，从而实现混合输出电压
  • 灵活的频率规划：
    • 支持与低压正射极耦合逻辑 (LVPECL) 相似的、CML、或者与低压差分信号 (LVDS) 相似的信令的 4x 整数向下分频差分时钟输出
    • 支持主机时钟信号电平 (HCSL)，与 LVDS 相似的信令、或者 8 个 CMOS 输出的 4x 小数或者整数分频差分时钟输出
    • 小数输出分频器可实现 0ppm 至 <1ppm 的频率误差并且免除了对于晶体振荡器和其它是时钟生成器的需要
    • 输出频率高达 800MHz
  • 两个差分输入、XTAL 支持、智能开关功能
  • SPI， I2C™，和引脚可编程
  • 用于快速设计周转时间的专业用户图形用户界面 (GUI)
  • 7 x 7mm 48 引脚四方扁平无引线 (QFN) 封装 (RGZ)
  • -40 °C 85 °C 温度范围

2 应用

  • 基带时钟（无线基础设施）
  • 网络和数据通信
  • Keystone C66x 多核数字信号处理器 (DSP) 时钟
  • 存储服务器、便携式测试设备、
  • 医疗成像、高端 A/V

3 说明

CDCM6208V2G 是一款多用途、低抖动低功耗频率合成器，此频率合成器能够利用特有低频晶振或 CML、LVPECL、LVDS 或 LVCMOS 信号的两路输入之一来生成八路低抖动时钟输出（输出可在类似于 LVPECL 的高摆幅 CML、正常摆幅 CML、类似于 LVDS 的低功耗 CML、HCSL 或 LVCMOS 中进行选择），广泛适用于各类无线基础设施基带、有线数据通信、计算、低功耗医疗成像以及便携式测试和测量应用。 应用。另外，CDCM6208V2G 还 特有 一种用于其中四路输出的创新型小数分频器架构，能够生成精度高于 1ppm 的任意频率。CDCM6208V2G 可通过 I2C 或串行外设接口 (SPI) 编程接口轻松配置。在没有串行接口的情况下，器件还可以利用自身提供的引脚模式通过控制引脚设置为 32 种不同预编程配置中的一种。

器件信息(1)

器件型号 封装 封装尺寸（标称值）
CDCM6208V2G VQFN (48) 7.00mm x 7.00mm
  1. 如需了解所有可用封装，请见数据表末尾的可订购产品附录。

4 简化电路原理图

CDCM6208V2G Gen_Des_SCAS931.gif
CDCM6208V2G synthesizer_mode_SCAS931.gif