ZHCSDC3D June   2014  – September 2016 AM4372 , AM4376 , AM4377 , AM4378 , AM4379

PRODUCTION DATA.  

  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能方框图
  2. 2修订历史记录
  3. 3Device Comparison
    1. 3.1 Related Products
  4. 4Terminal Configuration and Functions
    1. 4.1 Pin Diagrams
      1.      ZDN Ball Map [Section Top Left - Top View]
      2. Table 4-1 ZDN Ball Map [Section Top Middle - Top View]
      3. Table 4-2 ZDN Ball Map [Section Top Right - Top View]
      4. Table 4-3 ZDN Ball Map [Section Middle Left - Top View]
      5.      ZDN Ball Map [Section Middle Middle - Top View]
      6.      ZDN Ball Map [Section Middle Right - Top View]
      7. Table 4-4 ZDN Ball Map [Section Bottom Left - Top View]
      8. Table 4-5 ZDN Ball Map [Section Bottom Middle - Top View]
      9. Table 4-6 ZDN Ball Map [Section Bottom Right - Top View]
    2. 4.2 Pin Attributes
    3. 4.3 Signal Descriptions
      1. 4.3.1  ADC Interfaces
      2. 4.3.2  CAN Interfaces
      3. 4.3.3  Camera (VPFE) Interfaces
      4. 4.3.4  Debug Subsystem Interface
      5. 4.3.5  Display Subsystem (DSS) Interface
      6. 4.3.6  Ethernet (GEMAC_CPSW) Interfaces
      7. 4.3.7  External Memory Interfaces
      8. 4.3.8  General Purpose IOs
      9. 4.3.9  HDQ Interface
      10. 4.3.10 I2C Interfaces
      11. 4.3.11 McASP Interfaces
      12. 4.3.12 Miscellaneous
      13. 4.3.13 PRU-ICSS0 Interface
      14. 4.3.14 PRU-ICSS1 Interface
      15. 4.3.15 QSPI Interface
      16. 4.3.16 RTC Subsystem Interface
      17. 4.3.17 Removable Media Interfaces
      18. 4.3.18 SPI Interfaces
      19. 4.3.19 Timer Interfaces
      20. 4.3.20 UART Interfaces
      21. 4.3.21 USB Interfaces
      22. 4.3.22 eCAP Interfaces
      23. 4.3.23 eHRPWM Interfaces
      24. 4.3.24 eQEP Interfaces
  5. 5Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Power-On Hours (POH)
    4. 5.4  Operating Performance Points
    5. 5.5  Recommended Operating Conditions
    6. 5.6  Power Consumption Summary
    7. 5.7  DC Electrical Characteristics
    8. 5.8  ADC0: Touch Screen Controller and Analog-to-Digital Subsystem Electrical Parameters
    9. 5.9  ADC1: Analog-to-Digital Subsystem Electrical Parameters
    10. 5.10 VPP Specifications for One-Time Programmable (OTP) eFuses
      1. Table 5-7 Recommended Operating Conditions for OTP eFuse Programming
      2. 5.10.1     Hardware Requirements
      3. 5.10.2     Programming Sequence
      4. 5.10.3     Impact to Your Hardware Warranty
    11. 5.11 Thermal Resistance Characteristics
      1. Table 5-8 Thermal Resistance Characteristics (NFBGA Package) [ZDN]
    12. 5.12 External Capacitors
      1. 5.12.1 Voltage Decoupling Capacitors
        1. 5.12.1.1 Core Voltage Decoupling Capacitors
        2. 5.12.1.2 IO and Analog Voltage Decoupling Capacitors
      2. 5.12.2 Output Capacitors
    13. 5.13 Timing and Switching Characteristics
      1. 5.13.1  Power Supply Sequencing
        1. 5.13.1.1 Power Supply Slew Rate Requirement
        2. 5.13.1.2 Power-Up Sequencing
        3. 5.13.1.3 Power-Down Sequencing
      2. 5.13.2  Clock
        1. 5.13.2.1 PLLs
          1. 5.13.2.1.1 Digital Phase-Locked Loop Power Supply Requirements
        2. 5.13.2.2 Input Clock Specifications
        3. 5.13.2.3 Input Clock Requirements
          1. 5.13.2.3.1 OSC0 Internal Oscillator Clock Source
            1. Table 5-13 OSC0 Crystal Circuit Requirements
            2. Table 5-14 OSC0 Crystal Circuit Characteristics
          2. 5.13.2.3.2 OSC0 LVCMOS Digital Clock Source
          3. 5.13.2.3.3 OSC1 Internal Oscillator Clock Source
            1. Table 5-16 OSC1 Crystal Circuit Requirements
            2. Table 5-17 OSC1 Crystal Circuit Characteristics
          4. 5.13.2.3.4 OSC1 LVCMOS Digital Clock Source
          5. 5.13.2.3.5 OSC1 Not Used
        4. 5.13.2.4 Output Clock Specifications
        5. 5.13.2.5 Output Clock Characteristics
          1. 5.13.2.5.1 CLKOUT1
          2. 5.13.2.5.2 CLKOUT2
      3. 5.13.3  Timing Parameters and Board Routing Analysis
      4. 5.13.4  Recommended Clock and Control Signal Transition Behavior
      5. 5.13.5  Controller Area Network (CAN)
        1. 5.13.5.1 DCAN Electrical Data and Timing
          1. Table 5-19 Timing Requirements for DCANx Receive
          2. Table 5-20 Switching Characteristics for DCANx Transmit
      6. 5.13.6  DMTimer
        1. 5.13.6.1 DMTimer Electrical Data and Timing
          1. Table 5-21 Timing Requirements for DMTimer [1-11]
          2. Table 5-22 Switching Characteristics for DMTimer [4-7]
      7. 5.13.7  Ethernet Media Access Controller (EMAC) and Switch
        1. 5.13.7.1 Ethernet MAC and Switch Electrical Data and Timing
          1. Table 5-23 Ethernet MAC and Switch Timing Conditions
          2. 5.13.7.1.1  Ethernet MAC/Switch MDIO Electrical Data and Timing
            1. Table 5-24 Timing Requirements for MDIO_DATA
            2. Table 5-25 Switching Characteristics for MDIO_CLK
            3. Table 5-26 Switching Characteristics for MDIO_DATA
          3. 5.13.7.1.2  Ethernet MAC and Switch MII Electrical Data and Timing
            1. Table 5-27 Timing Requirements for GMII[x]_RXCLK - MII Mode
            2. Table 5-28 Timing Requirements for GMII[x]_TXCLK - MII Mode
            3. Table 5-29 Timing Requirements for GMII[x]_RXD[3:0], GMII[x]_RXDV, and GMII[x]_RXER - MII Mode
            4. Table 5-30 Switching Characteristics for GMII[x]_TXD[3:0], and GMII[x]_TXEN - MII Mode
          4. 5.13.7.1.3  Ethernet MAC and Switch RMII Electrical Data and Timing
            1. Table 5-31 Timing Requirements for RMII[x]_REFCLK - RMII Mode
            2. Table 5-32 Timing Requirements for RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RXER - RMII Mode
            3. Table 5-33 Switching Characteristics for RMII[x]_TXD[1:0], and RMII[x]_TXEN - RMII Mode
          5. 5.13.7.1.4  Ethernet MAC and Switch RGMII Electrical Data and Timing
            1. Table 5-34 Timing Requirements for RGMII[x]_RCLK - RGMII Mode
            2. Table 5-35 Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL - RGMII Mode
            3. Table 5-36 Switching Characteristics for RGMII[x]_TCLK - RGMII Mode
            4. Table 5-37 Switching Characteristics for RGMII[x]_TD[3:0], and RGMII[x]_TCTL - RGMII Mode
      8. 5.13.8  External Memory Interfaces
        1. 5.13.8.1 General-Purpose Memory Controller (GPMC)
          1. 5.13.8.1.1 GPMC and NOR Flash—Synchronous Mode
            1. Table 5-38 GPMC and NOR Flash Timing Conditions—Synchronous Mode
            2. Table 5-39 GPMC and NOR Flash Timing Requirements—Synchronous Mode
            3. Table 5-40 GPMC and NOR Flash Switching Characteristics—Synchronous Mode
          2. 5.13.8.1.2 GPMC and NOR Flash—Asynchronous Mode
            1. Table 5-41 GPMC and NOR Flash Timing Conditions—Asynchronous Mode
            2. Table 5-42 GPMC and NOR Flash Internal Timing Parameters—Asynchronous Mode
            3. Table 5-43 GPMC and NOR Flash Timing Requirements—Asynchronous Mode
            4. Table 5-44 GPMC and NOR Flash Switching Characteristics—Asynchronous Mode
          3. 5.13.8.1.3 GPMC and NAND Flash—Asynchronous Mode
            1. Table 5-45 GPMC and NAND Flash Timing Conditions—Asynchronous Mode
            2. Table 5-46 GPMC and NAND Flash Internal Timing Parameters—Asynchronous Mode
            3. Table 5-47 GPMC and NAND Flash Timing Requirements—Asynchronous Mode
            4. Table 5-48 GPMC and NAND Flash Switching Characteristics—Asynchronous Mode
        2. 5.13.8.2 Memory Interface
          1. 5.13.8.2.1 DDR3 and DDR3L Routing Guidelines
            1. 5.13.8.2.1.1 Board Designs
            2. 5.13.8.2.1.2 DDR3 Device Combinations
            3. 5.13.8.2.1.3 DDR3 Interface
              1. 5.13.8.2.1.3.1  DDR3 Interface Schematic
              2. 5.13.8.2.1.3.2  Compatible JEDEC DDR3 Devices
              3. 5.13.8.2.1.3.3  DDR3 PCB Stackup
              4. 5.13.8.2.1.3.4  DDR3 Placement
              5. 5.13.8.2.1.3.5  DDR3 Keepout Region
              6. 5.13.8.2.1.3.6  DDR3 Bulk Bypass Capacitors
              7. 5.13.8.2.1.3.7  DDR3 High-Speed Bypass Capacitors
                1. 5.13.8.2.1.3.7.1 Return Current Bypass Capacitors
              8. 5.13.8.2.1.3.8  DDR3 Net Classes
              9. 5.13.8.2.1.3.9  DDR3 Signal Termination
              10. 5.13.8.2.1.3.10 DDR3 DDR_VREF Routing
              11. 5.13.8.2.1.3.11 DDR3 VTT
            4. 5.13.8.2.1.4 DDR3 CK and ADDR_CTRL Topologies and Routing Definition
              1. 5.13.8.2.1.4.1 Using Two DDR3 Devices (x8 or x16)
                1. 5.13.8.2.1.4.1.1 CK and ADDR_CTRL Topologies, Two DDR3 Devices
                2. 5.13.8.2.1.4.1.2 CK and ADDR_CTRL Routing, Two DDR3 Devices
              2. 5.13.8.2.1.4.2 Using Four 8-Bit DDR3 Devices
                1. 5.13.8.2.1.4.2.1 CK and ADDR_CTRL Topologies, Four DDR3 Devices
                2. 5.13.8.2.1.4.2.2 CK and ADDR_CTRL Routing, Four DDR3 Devices
              3. 5.13.8.2.1.4.3 One 16-Bit DDR3 Device
                1. 5.13.8.2.1.4.3.1 CK and ADDR_CTRL Topologies, One DDR3 Device
                2. 5.13.8.2.1.4.3.2 CK and ADDR_CTRL Routing, One DDR3 Device
            5. 5.13.8.2.1.5 Data Topologies and Routing Definition
              1. 5.13.8.2.1.5.1 DQS[x] and DQ[x] Topologies, Any Number of Allowed DDR3 Devices
              2. 5.13.8.2.1.5.2 DQS[x] and DQ[x] Routing, Any Number of Allowed DDR3 Devices
            6. 5.13.8.2.1.6 Routing Specification
              1. 5.13.8.2.1.6.1 CK and ADDR_CTRL Routing Specification
              2. 5.13.8.2.1.6.2 DQS[x] and DQ[x] Routing Specification
          2. 5.13.8.2.2 LPDDR2 Routing Guidelines
            1. 5.13.8.2.2.1 LPDDR2 Board Designs
            2. 5.13.8.2.2.2 LPDDR2 Device Configurations
            3. 5.13.8.2.2.3 LPDDR2 Interface
              1. 5.13.8.2.2.3.1 LPDDR2 Interface Schematic
              2. 5.13.8.2.2.3.2 Compatible JEDEC LPDDR2 Devices
              3. 5.13.8.2.2.3.3 LPDDR2 PCB Stackup
              4. 5.13.8.2.2.3.4 LPDDR2 Placement
              5. 5.13.8.2.2.3.5 LPDDR2 Keepout Region
              6. 5.13.8.2.2.3.6 LPDDR2 Net Classes
              7. 5.13.8.2.2.3.7 LPDDR2 Signal Termination
              8. 5.13.8.2.2.3.8 LPDDR2 DDR_VREF Routing
            4. 5.13.8.2.2.4 Routing Specification
              1. 5.13.8.2.2.4.1 DQS[x] and DQ[x] Routing Specification
              2. 5.13.8.2.2.4.2 CK and ADDR_CTRL Routing Specification
      9. 5.13.9  Display Subsystem (DSS)
        1. 5.13.9.1 DSS—Parallel Interface
          1. 5.13.9.1.1 DSS—Parallel Interface—Bypass Mode
            1. 5.13.9.1.1.1 DSS—Parallel Interface—Bypass Mode—TFT Mode
            2. 5.13.9.1.1.2 DSS—Parallel Interface—Bypass Mode—STN Mode
          2. 5.13.9.1.2 DSS—Parallel Interface—RFBI Mode—Applications
            1. 5.13.9.1.2.1 DSS—Parallel Interface—RFBI Mode—MIPI DBI 2.0—LCD Panel
            2. 5.13.9.1.2.2 DSS—Parallel Interface—RFBI Mode—Pico DLP
      10. 5.13.10 Camera (VPFE)
        1. 5.13.10.1 Camera (VPFE) Timing
          1. Table 5-81 VPFE Timing Requirements
          2. Table 5-82 VPFE Output Switching Characteristics
      11. 5.13.11 Inter-Integrated Circuit (I2C)
        1. 5.13.11.1 I2C Electrical Data and Timing
          1. Table 5-83 I2C Timing Conditions - Slave Mode
          2. Table 5-84 Timing Requirements for I2C Input Timings
          3. Table 5-85 Switching Characteristics for I2C Output Timings
      12. 5.13.12 Multichannel Audio Serial Port (McASP)
        1. 5.13.12.1 McASP Device-Specific Information
        2. 5.13.12.2 McASP Electrical Data and Timing
          1. Table 5-86 McASP Timing Conditions
          2. Table 5-87 Timing Requirements for McASP
          3. Table 5-88 Switching Characteristics for McASP
      13. 5.13.13 Multichannel Serial Port Interface (McSPI)
        1. 5.13.13.1 McSPI Electrical Data and Timing
          1. 5.13.13.1.1 McSPI—Slave Mode
            1. Table 5-89 McSPI Timing Conditions—Slave Mode
            2. Table 5-90 Timing Requirements for McSPI Input Timings—Slave Mode
            3. Table 5-91 Switching Characteristics for McSPI Output Timings—Slave Mode
          2. 5.13.13.1.2 McSPI—Master Mode
            1. Table 5-92 McSPI Timing Conditions—Master Mode
            2. Table 5-93 Timing Requirements for McSPI Input Timings—Master Mode
            3. Table 5-94 Switching Characteristics for McSPI Output Timings—Master Mode
      14. 5.13.14 Quad Serial Port Interface (QSPI)
        1. Table 5-95 QSPI Switching Characteristics
      15. 5.13.15 HDQ/1-Wire Interface (HDQ/1-Wire)
        1. 5.13.15.1 HDQ Protocol
        2. 5.13.15.2 1-Wire Protocol
      16. 5.13.16 Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU-ICSS)
        1. 5.13.16.1 Programmable Real-Time Unit (PRU-ICSS PRU)
          1. Table 5-100 PRU-ICSS PRU Timing Conditions
          2. 5.13.16.1.1  PRU-ICSS PRU Direct Input/Output Mode Electrical Data and Timing
            1. Table 5-101 PRU-ICSS PRU Timing Requirements - Direct Input Mode
            2. Table 5-102 PRU-ICSS PRU Switching Requirements - Direct Output Mode
          3. 5.13.16.1.2  PRU-ICSS PRU Parallel Capture Mode Electrical Data and Timing
            1. Table 5-103 PRU-ICSS PRU Timing Requirements - Parallel Capture Mode
          4. 5.13.16.1.3  PRU-ICSS PRU Shift Mode Electrical Data and Timing
            1. Table 5-104 PRU-ICSS PRU Timing Requirements - Shift In Mode
            2. Table 5-105 PRU-ICSS PRU Switching Requirements - Shift Out Mode
          5. 5.13.16.1.4  PRU-ICSS Sigma Delta Electrical Data and Timing
            1. Table 5-106 PRU-ICSS Timing Requirements - Sigma Delta Mode
          6. 5.13.16.1.5  PRU-ICSS ENDAT Electrical Data and Timing
            1. Table 5-107 PRU-ICSS Timing Requirements - ENDAT Mode
            2. Table 5-108 PRU-ICSS Switching Requirements - ENDAT Mode
        2. 5.13.16.2 PRU-ICSS EtherCAT (PRU-ICSS ECAT)
          1. Table 5-109 PRU-ICSS ECAT Timing Conditions
          2. 5.13.16.2.1  PRU-ICSS ECAT Electrical Data and Timing
            1. Table 5-110 PRU-ICSS ECAT Timing Requirements - Input Validated With LATCH_IN
            2. Table 5-111 PRU-ICSS ECAT Timing Requirements - Input Validated With SYNCx
            3. Table 5-112 PRU-ICSS ECAT Timing Requirements - Input Validated With Start of Frame (SOF)
            4. Table 5-113 PRU-ICSS ECAT Timing Requirements - LATCHx_IN
            5. Table 5-114 PRU-ICSS ECAT Switching Requirements - Digital IOs
        3. 5.13.16.3 PRU-ICSS MII_RT and Switch
          1. Table 5-115 PRU-ICSS MII_RT Switch Timing Conditions
          2. 5.13.16.3.1  PRU-ICSS MDIO Electrical Data and Timing
            1. Table 5-116 PRU-ICSS MDIO Timing Requirements - MDIO_DATA
            2. Table 5-117 PRU-ICSS MDIO Switching Characteristics - MDIO_CLK
            3. Table 5-118 PRU-ICSS MDIO Switching Characteristics - MDIO_DATA
          3. 5.13.16.3.2  PRU-ICSS MII_RT Electrical Data and Timing
            1. Table 5-119 PRU-ICSS MII_RT Timing Requirements - MII_RXCLK
            2. Table 5-120 PRU-ICSS MII_RT Timing Requirements - MII[x]_TXCLK
            3. Table 5-121 PRU-ICSS MII_RT Timing Requirements - MII_RXD[3:0], MII_RXDV, and MII_RXER
            4. Table 5-122 PRU-ICSS MII_RT Switching Characteristics - MII_TXD[3:0] and MII_TXEN
        4. 5.13.16.4 PRU-ICSS Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
          1. Table 5-123 Timing Requirements for PRU-ICSS UART Receive
          2. Table 5-124 Switching Characteristics Over Recommended Operating Conditions for PRU-ICSS UART Transmit
      17. 5.13.17 Multimedia Card (MMC) Interface
        1. 5.13.17.1 MMC Electrical Data and Timing
          1. Table 5-125 MMC Timing Conditions
          2. Table 5-126 Timing Requirements for MMC[0]_CMD and MMC[0]_DAT[7:0]
          3. Table 5-127 Timing Requirements for MMC[1/2]_CMD and MMC[1/2]_DAT[7:0]
          4. Table 5-128 Switching Characteristics for MMC[x]_CLK
          5. Table 5-129 Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—HSPE=0
          6. Table 5-130 Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—HSPE=1
      18. 5.13.18 Universal Asynchronous Receiver/Transmitter (UART)
        1. 5.13.18.1 UART Electrical Data and Timing
          1. Table 5-131 Timing Requirements for UARTx Receive
          2. Table 5-132 Switching Characteristics for UARTx Transmit
        2. 5.13.18.2 UART IrDA Interface
    14. 5.14 Emulation and Debug
      1. 5.14.1 IEEE 1149.1 JTAG
        1. 5.14.1.1 JTAG Electrical Data and Timing
          1. Table 5-135 Timing Requirements for JTAG
          2. Table 5-136 Switching Characteristics for JTAG
  6. 6Device and Documentation Support
    1. 6.1 Device Nomenclature
    2. 6.2 Tools and Software
    3. 6.3 Documentation Support
    4. 6.4 Related Links
    5. 6.5 Community Resources
    6. 6.6 商标
    7. 6.7 静电放电警告
    8. 6.8 术语表
  7. 7Mechanical, Packaging, and Orderable Information
    1. 7.1 Via Channel
    2. 7.2 Packaging Information

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ZDN|491
散热焊盘机械数据 (封装 | 引脚)
订购信息

1.1 特性

  • 亮点
    • Sitara™ARM®Cortex®-A9 32 位 RISC 处理器，处理速度高达 1000MHz
      • NEON™单指令多数据流 (SIMD) 协处理器和矢量浮点 (VFPv3) 协处理器
      • 32KB L1 指令缓存和数据缓存
      • 256KB L2 缓存或 L3 RAM
    • 32 位 LPDDR2、DDR3 和 DDR3L 支持
    • 通用存储器支持（NAND、NOR、SRAM），支持高达 16 位的 ECC
    • SGX530 图形引擎
    • 显示子系统
    • 可编程实时单元子系统和工业通信子系统 (PRU-ICSS)
    • 实时时钟 (RTC)
    • 多达两个带集成 PHY 的 USB 2.0 高速双角色（主机或设备）端口
    • 支持多达 2 个端口的 10、100 和 1000 以太网交换机
    • 串行接口：
      • 两个控制器局域网 (CAN) 端口
      • 六个 UART、两个 McASP、五个 McSPI、三个 I2C 端口、一个 QSPI 和一个 HDQ 或 1-Wire
    • 安全性
      • 加密硬件加速器（AES、SHA、RNG、DES 和 3DES）
      • 安全引导（仅在 AM437x 高安全性 [AM437xHS] 器件上可用）
    • 两个 12 位逐次逼近寄存器 (SAR) ADC
    • 多达三个 32 位增强型捕捉 (eCAP) 模块
    • 多达三个增强型正交编码器脉冲 (eQEP) 模块
    • 多达六个增强型高分辨率 PWM (eHRPWM) 模块
  • MPU 子系统
    • 具有高达 1000MHz 处理速度的 ARM Cortex-A9 32 位 RISC 微处理器
    • 32KB L1 指令缓存和数据缓存
    • 256KB L2 缓存(也可配置为 L3 RAM）
    • 256KB 片上引导 ROM
    • 64KB 片上 RAM
    • 安全控制模块 (SCM)（仅在 AM437xHS 器件上可用）
    • 仿真和调试
      • JTAG
      • 嵌入式跟踪缓冲器
    • 中断控制器
  • 片上存储器（共享 L3 RAM）
    • 256KB 通用片上存储器控制器 (OCMC) 随机存取存储器 (RAM)
    • 可访问所有主机
    • 支持保持以实现快速唤醒
    • 多达 512KB 内部 RAM 总量
      （256KB ARM 存储器配置为 L3 RAM + 256KB OCMC RAM）
  • 外部存储器接口 (EMIF)
    • DDR 控制器：
      • LPDDR2：266MHz·时钟（LPDDR2-533 数据速率）
      • DDR3 和 DDR3L：400MHz 时钟（DDR-800 数据速率）
      • 32 位数据总线
      • 2GB 全部可寻址空间
      • 支持一个 x32、两个 x16 或四个 x8 存储器器件配置
  • 通用存储器控制器 (GPMC)
    • 灵活的 8 位和 16 位异步存储器接口，具有多达七个片选（NAND、NOR、Muxed-NOR 和 SRAM）
    • 使用 BCH 代码，支持 4 位、8 位或 16 位 ECC
    • 使用海明码来支持 1 位 ECC
  • 错误定位器模块 (ELM)
    • 与 GPMC 配合使用，以找到来自伴随多项式的数据错误（在使用 BCH 算法时生成）的地址
    • 根据 BCH 算法，支持 4 位、8 位和 16 位每 512 字节块错误定位
  • 可编程实时单元子系统和工业通信子系统 (PRU-ICSS)
    • 支持的协议如 EtherCAT®， PROFIBUS®, PROFINET®和 EtherNet/IP™、EnDat 2.2 等
    • 两个可编程实时单元 (PRU) 子系统，每个子系统有两个 PRU 内核
      • 每个内核都是一个能以 200MHz 运行的 32 位加载和存储 RISC 处理器
      • 具有单错检测（奇偶校验）功能的 12KB (PRU-ICSS1)、4KB (PRU-ICSS0) 指令 RAM
      • 具有单错检测（奇偶校验）功能的 8KB (PRU-ICSS1)、4KB (PRU-ICSS0) 数据 RAM
      • 具有 64 位累加器的单周期 32 位乘法器
      • 增强型 GPIO 模块对外部信号提供移入和移出支持以及并行锁断
    • 具有单错检测（奇偶校验）功能的 12KB（仅限 PRU-ICSS1）共享 RAM
    • 三个 120 字节寄存器组，可被每个 PRU 访问
    • 用于处理系统输入事件的中断控制器模块 (INTC)
    • 用于将内部和外部主机连接到 PRU-ICSS 内部资源的本地互连总线
    • PRU-ICSS 内的外设
      • 一个带有流控制引脚的通用异步收发器 (UART) 端口，支持高达 12Mbps 的数据速率
      • 一个 eCAP 模块
      • 2 个支持工业用以太网的 MII 以太网端口，例如EtherCAT
      • 1 个 MDIO 端口
    • 两种 PRU-ICSS 子系统支持工业通信
  • 电源、复位和时钟管理 (PRCM) 模块
    • 控制深度休眠模式的进入和退出
    • 负责休眠排序、电源域关闭排序、唤醒排序和电源域打开排序
    • 时钟
      • 集成高频率振荡器，用于为各种系统和外设时钟生成参考时钟（19.2、24、25 和 26MHz）
      • 支持子系统和外设的单独时钟使能和禁用控制，帮助降低功耗
      • 五个用于生成系统时钟（MPU 子系统、DDR 接口、USB 和外设 [MMC 和 SD、UART、SPI、I2C]、L3、L4、以太网、GFX [SGX530] 以及 LCD 像素时钟）的 ADPLL
    • 电源
      • 两个不可切换电源域（RTC 和唤醒逻辑 [WAKE-UP]）
      • 三个可切换电源域（MPU 子系统、SGX530 [GFX]、外设和基础设施 [PER]）
      • 动态电压频率缩放 (DVFS)
  • 实时时钟 (RTC)
    • 实时日期（年、月、日和星期几）和时间（小时、分钟和秒）信息
    • 内部 32.768kHz 振荡器、RTC 逻辑和 1.1V 内部 LDO
    • 独立上电复位 (RTC_PWRONRSTn) 输入
    • 外部唤醒事件专用输入引脚 (RTC_WAKEUP)
    • 可编程警报可生成用于唤醒的 PRCM 内部中断或用于事件通知的 Cortex-A9 内部中断
    • 可编程警报可与外部输出 (RTC_PMIC_EN) 配合使用，以启用电源管理 IC，从而恢复非 RTC 电源域
  • 外设
    • 多达两个带集成 PHY 的 USB 2.0 高速双角色（主机或设备）端口
    • 多达两个工业千兆位以太网 MAC
      （10、100 和 1000Mbps）
      • 集成开关
      • 每个 MAC 都支持 MII、RMII 和 RGMII 以及 MDIO 接口
      • 以太网 MAC 和交换机可独立于其它功能运行
      • IEEE 1588v2 精密时间协议 (PTP)
    • 多达两个 CAN 端口
      • 支持 CAN 版本 2 部分 A 和 B
    • 多达两个多通道音频串行端口 (McASP)
      • 高达 50MHz 的发送和接收时钟
      • 每个 McASP 端口具有多达四个串行数据引脚并具有独立的 TX 和 RX 时钟
      • 支持时分多路复用 (TDM)、内部 IC 声音 (I2S) 和类似格式
      • 支持数字音频接口传输（SPDIF、IEC60958-1 和 AES-3 格式）
      • 用于发送和接收的 FIFO 缓冲器（256 字节）
    • 最多 6 个 UART
      • 所有 UART 支持 IrDA 和 CIR 模式
      • 所有 UART 支持 RTS 和 CTS 流量控制
      • UART1 支持完整的调制解调器控制
    • 多达五个主 McSPI 和从 McSPI
      • McSPI0–McSPI2 支持多达四个片选
      • McSPI3 和 McSPI4 支持多达两个片选
      • 高达 48MHz
    • 一个四通道 SPI
      • 支持串行 NOR FLASH 就地执行 (XIP)
    • 一个 Dallas 单线®和 HDQ 串行接口
    • 多达三个 MMC、SD 和 SDIO 端口
      • 1 位、4 位和 8 位 MMC、SD 和 SDIO 模式
      • 所有端口均为 1.8V 或 3.3V 操作
      • 高达 48MHz 的时钟
      • 支持卡检测和写保护
      • 符合 MMC4.3 以及 SD 和 SDIO 2.0 规范
    • 多达三个 I2C 主从接口
      • 标准模式（高达 100kHz）
      • 快速模式（高达 400kHz）
    • 多达六组通用 I/O (GPIO)
      • 每组 32 个 GPIO（与其他功能引脚进行多路复用）
      • GPIO 可用作中断输入（每组多达两个中断输入）
    • 多达 3 个外部 DMA 事件输入，此输入也可被用作中断输入
    • 十二个 32 位通用定时器
      • DMTIMER1 是用于操作系统 (OS) 节拍的 1ms 定时器
      • DMTIMER4–DMTIMER7 为引脚输出
    • 一个公共看门狗定时器
    • 一个自由运行的 32kHz 高分辨率计数器 (synctimer32K)
    • 一个安全看门狗计时器（仅在 AM437xHS 器件上可用）
    • SGX530 3D 图形引擎
      • 拼图架构，每秒可提供多达 20M 个多边形
      • 通用可扩展着色引擎是一款包含像素和顶点着色功能的多线程引擎
      • 超过 Microsoft VS3.0、PS3.0 和 OGL2.0 的高级着色功能集
      • Direct3D Mobile、OGL-ES 1.1 和 2.0 以及 OpenVG 1.0 的行业标准 API 支持
      • 精细的任务切换、负载均衡和电源管理
      • 高级几何 DMA 驱动型操作，最大程度地减少 CPU 交互
      • 可编程高质量图像防锯齿
      • 用于统一存储器架构中操作系统运行的完全虚拟化存储器寻址
    • 显示子系统
      • 显示模式
        • 可编程像素存储器格式（调色板化：每个像素 1 位、2 位、4 位和 8 位；每个像素 RGB 16 位和 24 位；以及 YUV 4:2:2）
        • 256 × 24 位项调色板（采用 RGB 格式）
        • 高达 2048 × 2048 的分辨率
      • 显示支持
        • 支持四种类型的显示：被动和主动彩色；被动和主动单色
        • 4 位和 8 位单色被动面板接口支持（通过抖动块支持 15 个灰度级）
        • RGB 8 位彩色被动面板接口支持（使用抖动块的彩色面板支持 3375 种颜色）
        • RGB 12 位、16 位、18 位和 24 位主动面板接口支持（重复或抖动的编码像素值）
        • 通过 RFBI 模块支持远程帧缓冲器（嵌入在 LCD 面板中）
        • 通过 RFBI 模块局部刷新远程帧缓冲器
        • 局部显示
        • 8 位、9 位、12 位和 16 位接口 (TDM) 上的多周期输出格式
      • 信号处理
        • 对一个图形层（RGB 或 CLUT）和两个视频层（YUV 4:2:2、RGB16 和 RGB24）的覆盖和窗口化支持
        • 在显示接口上支持 RGB 24 位，可选择抖动至 RGB 18 位像素输出加上 6 位帧速率控制（空间和时间）
        • 透明颜色键（源和目标）
        • 同步缓冲器更新
        • 伽玛曲线支持
        • 多缓冲器支持
        • 裁切支持
        • 颜色相位旋转
    • 两个 12 位 SAR ADC（ADC0、ADC1）
      • 每秒 867K 次采样
      • 可从 8:1 模拟开关复用的八个模拟输入中任意选择输入
      • 可以对 ADC0 进行配置，使其作为 4、5 或 8 线电阻式触摸屏控制器 (TSC) 运行
    • 多达三个 32 位 eCAP 模块
      • 可配置为三个捕捉输入或者三个备用 PWM 输出
    • 多达六个增强型 eHRPWM 模块
      • 具有时间和频率控制功能的 16 位专用时基计数器
      • 可配置为 6 个单端，6 个双边对称，或者 3个双边不对称输出
    • 多达三个 32 位 eQEP 模块
  • 器件标识
    • 厂家可编程电子熔丝组 (FuseFarm)
      • 生产 ID
      • 器件部件号（唯一的 JTAG ID）
      • 设备版本（可由主机 ARM 读取）
      • 安全密钥（仅在 AM437xHS 器件上可用）
      • 功能标识
  • 调试接口支持
    • 用于 ARM（Cortex-A9 和 PRCM）和 PRU-ICSS 调试的 JTAG 和 cJTAG
    • 支持实时跟踪引脚（对于 Cortex-A9）
    • 64KB 嵌入式跟踪缓冲器 (ETB)
    • 支持器件边界扫描
    • 支持 IEEE1500
  • DMA
    • 片上增强型 DMA 控制器 (EDMA) 搭载三个第三方传送控制器 (TPTC) 和一个第三方通道控制器 (TPCC)，支持多达 64 个可编程逻辑通道和 8 个 QDMA 通道
    • EDMA 用于：
      • 向/从片上存储器传送
      • 向/从外部存储器（EMIF、GPMC 和从外设）传送
  • 处理器间通信 (IPC)
    • 集成了基于硬件的 IPC 邮箱，以及用于 Cortex-A9、PRCM 和 PRU-ICSS 之间进程同步的 Spinlock
  • 启动模式
    • 通过锁存在 PWRONRSTn 复位输入引脚上升沿的启动配置引脚来选择启动模式
  • 摄像机
    • 双端口 8 位和 10 位 BT656 接口
    • 双端口 8 位和 10 位（包括外部同步）
    • 单端口 12 位
    • YUV422/RGB422 和 BT656 输入格式
    • RAW 格式
    • 高达 75MHz 的像素时钟频率
  • 封装
    • 491 引脚 BGA 封装 (17 × 17mm)（后缀为 ZDN），0.65mm 焊球间距，采用过孔通道阵列技术实现低成本布线